KR20050122477A - Method for forming the transistor with recess gate - Google Patents
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Abstract
본 발명은 고집적화에 따른 디램 메모리 셀에 있어서, 리세스 영역과 게이트 패턴 형성 영역의 오정렬을 방지하여 소자의 특성을 안정화시키는 리세스 게이트를 갖는 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a transistor having a recess gate for stabilizing device characteristics by preventing misalignment of a recess region and a gate pattern formation region in a DRAM memory cell according to high integration.
이는 반도체 기판 위에 패드 산화막 및 패드 질화막을 순차적으로 형성하여 소자분리영역을 정의하는 단계와, 소자분리영역의 실리콘 기판을 소정 깊이만큼 식각하여 제1 트렌치를 형성하는 단계와, 제1 트렌치 내에 갭필산화막을 매립하여 소자 분리막을 형성하는 단계와, 패드 질화막 위에 리세스 영역을 정의하는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 패드 질화막과 패드 산화막 및 반도체 기판의 일부분을 식각하여 제2 트렌치를 형성하는 단계와, 제2 트렌치의 내벽에 게이트 산화막을 형성하는 단계와, 게이트 산화막이 형성된 결과물 전면에 도전막을 형성하는 단계와, 도전막을 패드 질화막의 상부 표면이 드러나는 시점까지 화학기계적 연마하여 게이트 전극을 형성하는 단계와, 패드 질화막 및 패드 산화막을 제거하는 단계와, 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 포함한다.The step of forming a device isolation region by sequentially forming a pad oxide film and a pad nitride film on the semiconductor substrate, forming a first trench by etching the silicon substrate of the device isolation region by a predetermined depth, and a gap fill oxide film in the first trench Forming a device isolation layer by forming a device isolation layer; forming a photoresist pattern defining a recessed region on the pad nitride layer; etching the pad nitride layer, the pad oxide layer, and a portion of the semiconductor substrate using the photoresist pattern as a mask; Forming a gate oxide film on the inner wall of the second trench, forming a conductive film on the entire surface of the resultant product on which the gate oxide film is formed, and chemically polishing the conductive film to the point where the upper surface of the pad nitride film is exposed. Forming a film, and removing the pad nitride film and the pad oxide film And forming a gate spacer on sidewalls of the gate electrode.
Description
본 발명은 리세스 게이트를 갖는 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 고집적화에 따른 디램 메모리 셀에 있어서, 리세스 영역과 게이트 패턴 형성 영역의 오정렬을 방지하여 소자의 특성을 안정화하도록 하는 리세스 게이트를 갖는 트랜지스터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a transistor having a recess gate, and more particularly, in a DRAM memory cell according to high integration, a method for stabilizing device characteristics by preventing misalignment of a recess region and a gate pattern formation region. A method of manufacturing a transistor having a recess gate.
현재 디램 메모리 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 셀 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)를 심화시켜 문턱 전압을 감소시킨다.As the design rule of the device is reduced due to the high integration of DRAM memory cells, the size of the cell transistor is reduced and the channel length of the transistor is also shortened. As the channel length becomes shorter, the short-channel effect of the transistor is deepened to reduce the threshold voltage.
이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱 전압이 감소하는 것을 방지하기 위해 채널의 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다. Accordingly, in order to prevent the threshold voltage from decreasing due to the short channel effect of the transistor, the threshold voltage of a desired magnitude is obtained by increasing the doping concentration of the channel.
그러나, 이러한 채널 도핑 농도의 증가는 소오스 접합부에서의 전계 집중 현상을 유발하고, 누설 전류를 증가시켜 디램 메모리 셀의 리프레쉬 특성을 악화시키는 문제가 있다. However, such an increase in channel doping concentration causes a problem of electric field concentration at the source junction and increases leakage current, thereby degrading the refresh characteristics of the DRAM memory cell.
따라서, 이를 해결하기 위한 방안으로 최근에는 리세스 게이트(recess gate)를 갖는 트랜지스터에 대한 연구가 집중되고 있다.Therefore, in recent years, researches on transistors having recess gates have been concentrated in order to solve this problem.
일반적인 종래 리세스 게이트를 갖는 트랜지스터의 제조 방법은 먼저, 실리콘 기판 위에 소자분리막을 형성하여 소자 분리 영역과 활성 영역을 구분 한 다음, 활성 영역의 기판 위에 게이트의 리세스 영역을 정의하는 마스크를 형성하고, 이를 식각 마스크로 실리콘 기판을 소정 두께만큼 식각하여 트렌치를 형성한다. 그리고, 기판 위에 일반적인 게이트 형성 공정 즉, 게이트 산화막, 게이트 전극 및 하드 마스크를 순차 적층한 다음, 그 위에 트렌치와 중첩하도록 게이트 형성 영역을 정의하는 마스크를 형성하고, 이를 식각 마스크로 하드 마스크, 게이트 전극 및 게이트 산화막을 식각하여 게이트 패턴을 형성한다. 그 다음, 게이트 패턴의 측벽에 게이트 스페이서를 형성한다.In general, a method of manufacturing a transistor having a recess gate may include forming a device isolation layer on a silicon substrate to separate the device isolation region from the active region, and then forming a mask defining a recess region of the gate on the substrate of the active region. Then, the silicon substrate is etched by a predetermined thickness using an etching mask to form a trench. In addition, a general gate forming process, that is, a gate oxide layer, a gate electrode, and a hard mask are sequentially stacked on the substrate, and then a mask defining a gate formation region is formed on the substrate to overlap the trench, and the mask is formed as an etching mask. And etching the gate oxide layer to form a gate pattern. Next, a gate spacer is formed on the sidewall of the gate pattern.
앞서 설명한 바와 같이, 종래 기술에 의해 제조된 리세스 게이트를 갖는 트랜지스터는 활성 영역의 게이트 형성 영역에 대응하는 위치의 실리콘 기판 내에 소정 깊이를 가지는 트렌치를 가짐으로써, 채널의 길이가 트렌치의 프로파일을 따라 길게 형성하여 소자의 고집적화에 따른 단채널 효과의 발생을 최소화하고 있다.As described above, a transistor having a recess gate manufactured by the prior art has a trench having a predetermined depth in the silicon substrate at a position corresponding to the gate formation region of the active region, so that the length of the channel is along the profile of the trench. It is formed long to minimize the occurrence of short channel effect due to high integration of the device.
그러나, 종래 리세스 게이트를 갖는 트랜지스터의 제조 방법은 제1 마스크 공정에 의해 기판 내에 리세스 하기 위한 트렌치를 먼저 형성한 다음, 트렌치가 형성된 기판에 제2 마스크 공정을 진행하여 트렌치와 중첩하는 게이트 패턴을 형성하는 바, 이와 같이, 두 번에 걸친 마스크 공정은 디램 메모리 셀의 고집적화로 인하여 상기 트렌치 위에 정확히 일치되게 게이트 패턴을 정렬시키는데 어려움이 있다. 즉, 상기 트렌치와 게이트 패턴이 오정렬되어 소자의 특성이 불안정해지는 문제가 있다. However, in the conventional method of manufacturing a transistor having a recess gate, a trench for recessing the substrate is first formed by a first mask process, and then a second mask process is performed on the substrate on which the trench is formed to overlap the trench. As such, the two-time mask process has difficulty in aligning the gate pattern exactly on the trench due to the high integration of DRAM memory cells. That is, there is a problem that the characteristics of the device become unstable because the trench and the gate pattern are misaligned.
따라서, 본 발명이 이루고자 하는 기술적 과제는 고집적화에 따른 디램 메모리 셀에 있어서, 리세스 영역과 게이트 패턴 형성 영역을 다마신 방법에 의해 정렬시켜 소자의 특성을 안정화시킬수 있는 리세스 게이트를 갖는 트랜지스터의 제조 방법을 제공하기 위한 것이다. Accordingly, a technical object of the present invention is to fabricate a transistor having a recess gate that can stabilize a device characteristic by aligning a recess region and a gate pattern formation region by a damascene method in a DRAM memory cell according to high integration. It is to provide a method.
상기한 목적을 달성하기 위해 본 발명은 반도체 기판 위에 패드 산화막 및 패드 질화막을 순차적으로 형성하여 소자분리영역을 정의하는 단계와, 상기 소자분리영역의 실리콘 기판을 소정 깊이만큼 식각하여 제1 트렌치를 형성하는 단계와, 상기 제1 트렌치 내에 갭필산화막을 매립하여 소자 분리막을 형성하는 단계와, 상기 패드 질화막 위에 리세스 영역을 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 패드 질화막과 패드 산화막 및 반도체 기판의 일부분을 식각하여 제2 트렌치를 형성하는 단계와, 상기 제2 트렌치의 내벽에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막이 형성된 결과물 전면에 도전막을 형성하는 단계와, 상기 도전막을 상기 패드 질화막의 상부 표면이 드러나는 시점까지 화학기계적 연마하여 게이트 전극을 형성하는 단계와, 상기 패드 질화막 및 패드 산화막을 제거하는 단계와, 상기 게이트 전극의 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 리세스 게이트를 갖는 트랜지스터의 제조 방법을 마련한다.In order to achieve the above object, the present invention sequentially forms a pad oxide film and a pad nitride film on a semiconductor substrate to define a device isolation region, and forms a first trench by etching the silicon substrate of the device isolation region by a predetermined depth. Forming a device isolation film by filling a gap fill oxide film in the first trench, forming a photoresist pattern defining a recessed region on the pad nitride film, and using the photoresist pattern as a mask with the pad nitride film; Etching a pad oxide film and a portion of the semiconductor substrate to form a second trench, forming a gate oxide film on an inner wall of the second trench, forming a conductive film on an entire surface of the resultant product on which the gate oxide film is formed; Chemical mechanical polishing of the conductive film until the upper surface of the pad nitride film is exposed Establish a woman comprising the steps of: forming a gate electrode, removing the pad nitride layer and the pad oxide film, the manufacturing method of a transistor having a gate recess comprises forming a gate spacer on sidewalls of said gate electrode.
여기서, 상기 게이트 스페이서를 형성하는 단계 이후에 상기 기판 내에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 더 포함하고, 상기 게이트 스페이서를 형성하는 단계는 상기 게이트 전극이 형성된 기판 전면에 절연물을 증착하는 단계와, 상기 절연물을 선택적 식각하여 게이트 전극의 측벽에만 잔류시키는 단계를 포함하는 것이 바람직하다.The method may further include forming a source / drain region by implanting source / drain forming ions into the substrate after forming the gate spacer, and forming the gate spacer may include forming a gate spacer. And depositing an insulator on the front surface, and selectively etching the insulator to leave only the sidewalls of the gate electrode.
또한, 상기 제1 트렌치의 깊이는 상기 제2 트렌치의 깊이보다 깊은 깊이를 가지게 형성하는 것이 바람직하다.In addition, the depth of the first trench is preferably formed to have a depth deeper than the depth of the second trench.
또한, 상기 제1 트렌치 내에 갭필산화막을 매립하여 소자 분리막을 형성하는 단계는 상기 제1 트렌치가 형성된 기판에 제1 트렌치가 매립되도록 갭필 산화막을 증착하는 단계와, 상기 갭필 산화막을 상기 패드 질화막의 상부 표면이 드러나는 시점까지 화학기계적 연마하는 단계를 포함하는 것이 바람직하다. The method may further include forming a device isolation layer by filling a gap fill oxide layer in the first trench, depositing a gap fill oxide layer so that the first trench is embedded in the substrate on which the first trench is formed, and depositing the gap fill oxide layer on the pad nitride layer. It is preferred to include a chemical mechanical polishing step until the surface is exposed.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.
이제 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of manufacturing a transistor having a recess gate according to an embodiment of the present invention will now be described in detail with reference to the drawings.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.1A to 1I are cross-sectional views sequentially illustrating a method of manufacturing a transistor having a recess gate according to an exemplary embodiment of the present invention.
먼저, 도 1a에 도시한 바와 같이, 반도체 기판(100) 위에 패드 산화막(110)과 패드 질화막(120)을 순차적으로 형성한 다음, 그 위에 소자 분리 영역을 정의하는 제1 감광막 패턴(125)을 형성한다. 여기서, 상기 패드 산화막(110)은 약 100Å 정도의 두께로 증착하여 실리콘 기판(100)과 패드 질화막(120)의 스트레스를 완화하는 역할 및 후속 패드 질화막(120) 제거 시, 식각정지막 역할을 하고, 상기 패드 질화막(120)은 후속 각종 트렌치 식각 공정 시, 식각 마스크 역할을 하거나 화학기계적연마 공정에서 연마 정지막 역할을 한다.First, as shown in FIG. 1A, the pad oxide layer 110 and the pad nitride layer 120 are sequentially formed on the semiconductor substrate 100, and then the first photoresist layer pattern 125 defining the device isolation region is formed thereon. Form. In this case, the pad oxide layer 110 is deposited to a thickness of about 100 μs to relieve stress of the silicon substrate 100 and the pad nitride layer 120, and serves as an etch stop layer when the subsequent pad nitride layer 120 is removed. The pad nitride layer 120 may serve as an etching mask in subsequent various trench etching processes or serve as a polishing stop layer in a chemical mechanical polishing process.
이어, 상기 제1 감광막 패턴(125)을 마스크로 상기 패드 질화막(120) 및 패드 산화막(110)을 순차 식각하여 기판(100) 상부에 소자 분리 영역을 정의한다.Subsequently, the pad nitride layer 120 and the pad oxide layer 110 are sequentially etched using the first photoresist pattern 125 as a mask to define a device isolation region on the substrate 100.
그리고, 도 1b에 도시한 바와 같이, 상기 패터닝된 패드 질화막(120)을 마스크로 상기 반도체 기판(100)을 소정 깊이로 식각하여 반도체 기판(100) 내에 제1 트렌치(130)를 형성한다1B, the semiconductor substrate 100 is etched to a predetermined depth using the patterned pad nitride layer 120 as a mask to form a first trench 130 in the semiconductor substrate 100.
그 다음, 도 1c에 도시한 바와 같이, 상기 제1 트렌치(130)가 충분히 매립되도록 기판(100) 전면에 갭필 산화막(도시하지 않음)을 증착한 다음, 상기 패드 질화막(120)을 식각 정지막으로 이용하여 패드 질화막(120)의 상부 표면이 노출되는 시점까지 상기 갭필 산화막을 화학기계적연마(CMP)한다. 이에 따라, 상기 갭필 산화막은 제1 트렌치(130) 내부에만 매립되어 있는 소자 분리막(140)을 형성하고, 소자 분리막(140)은 기판(100)을 활성 영역과 소자 분리영역으로 구분한다.Next, as illustrated in FIG. 1C, a gap fill oxide film (not shown) is deposited on the entire surface of the substrate 100 so that the first trench 130 is sufficiently buried, and then the pad nitride film 120 is etched away. The gap fill oxide film is subjected to chemical mechanical polishing (CMP) until the upper surface of the pad nitride film 120 is exposed. Accordingly, the gap fill oxide layer forms an isolation layer 140 embedded only in the first trench 130, and the isolation layer 140 divides the substrate 100 into an active region and an isolation region.
그리고, 도 1d에 도시한 바와 같이, 상기 소자 분리막(140)이 형성된 기판(100)의 패드 질화막(120) 위에 리세스 영역을 정의하는 동시에 게이트 형성 영역을 정의하는 제2 감광막 패턴(150)을 형성한다. As shown in FIG. 1D, the second photoresist layer pattern 150 defining a recess region and a gate formation region is defined on the pad nitride layer 120 of the substrate 100 on which the device isolation layer 140 is formed. Form.
이어, 도 1e에 도시한 바와 같이, 상기 제2 감광막 패턴(150)을 마스크로 패드 질화막(120)과 패드 산화막(110) 및 반도체 기판(100)을 소정 깊이로 식각하여 반도체 기판(100) 내에 제2 트렌치(160)를 형성한다. 여기서, 상기 기판(100)의 표면을 기준으로 기판(100) 아래에 형성된 제2 트렌치(160)는 리세스 영역을 정의하고, 기판(100) 위에 패터닝된 패드 질화막(120) 및 패드 산화막(110)은 게이트 형성 영역을 정의한다. 다시 말해서, 본 발명은 패드 질화막(120)을 이용한 다마신(damascene) 기술을 게이트 형성 영역 및 리세스 영역을 정의하는 공정에 적용함으로써, 단 한번의 마스크 공정으로 게이트 형성 영역 및 리세스 영역이 정확히 일치되도록 자기 정렬시킬 수 있다. 이에 따라, 종래의 두 번에 걸친 마스크 공정으로 인하여 게이트 형성 영역 및 리세스 영역이 오정렬되는 문제를 해결하게 된다.Subsequently, as illustrated in FIG. 1E, the pad nitride layer 120, the pad oxide layer 110, and the semiconductor substrate 100 are etched to a predetermined depth by using the second photoresist layer pattern 150 as a mask. The second trench 160 is formed. Here, the second trench 160 formed below the substrate 100 with respect to the surface of the substrate 100 defines a recessed region, and the pad nitride layer 120 and the pad oxide layer 110 patterned on the substrate 100. ) Defines the gate formation region. In other words, the present invention applies a damascene technique using the pad nitride film 120 to the process of defining the gate formation region and the recess region, so that the gate formation region and the recess region are accurately formed in a single mask process. It can be self-aligned to match. Accordingly, the problem of misalignment of the gate formation region and the recess region due to the conventional two-step mask process is solved.
또한, 상기 제2 트렌치(160)의 깊이는 소자 분리막(140)을 형성하는 제1 트렌치(130)의 깊이에 비해 작은 깊이를 가지게 형성하는 것이 바람직하다. 또한, 상기 제2 트렌치(160)를 형성하기 위한 식각 공정 시, 소자 분리막(140)의 상부 표면 또한 일부분 손실될 수 있으며, 이에 따라, 소자 분리막(140)의 높이는 낮아진다. In addition, the depth of the second trench 160 may be smaller than the depth of the first trench 130 forming the device isolation layer 140. In addition, during the etching process for forming the second trench 160, the upper surface of the device isolation layer 140 may also be partially lost, so that the height of the device isolation layer 140 is lowered.
그 후, 도 1f에 도시한 바와 같이, 상기 제2 트렌치(160)가 형성된 기판(100)에 열 산화 공정을 진행하여 제2 트렌치(160)의 내벽에 게이트 산화막(170)을 형성한 다음, 그 위에 제2 트렌치(160)가 완전히 매립되도록 충분히 두꺼운 두께를 가지는 도전막(180)을 형성한다. Thereafter, as illustrated in FIG. 1F, a thermal oxidation process is performed on the substrate 100 on which the second trench 160 is formed to form a gate oxide film 170 on an inner wall of the second trench 160. A conductive film 180 having a thickness thick enough to completely fill the second trench 160 is formed thereon.
그리고, 도 1g에 도시한 바와 같이, 상기 도전막(180)을 패드 질화막(120)의 상부 표면이 노출되는 시점까지 화학기계적연마(CMP)하여 도전막(180)으로 이루어진 게이트 전극(185)을 형성한다.As illustrated in FIG. 1G, the gate electrode 185 formed of the conductive layer 180 may be formed by chemical mechanical polishing (CMP) of the conductive layer 180 until the upper surface of the pad nitride layer 120 is exposed. Form.
이어, 도 1h에 도시한 바와 같이, 상기 패드 질화막(120) 및 패드 산화막(110)을 제거한다. 한편, 상기 패드 질화막(120) 및 패드 산화막(110) 제거 공정 시, 소자 분리막(140)의 상부 표면 일부분이 제거되어 기판(100) 표면 위로 드러난 소자 분리막(140)의 높이가 낮아진다.Subsequently, as illustrated in FIG. 1H, the pad nitride film 120 and the pad oxide film 110 are removed. Meanwhile, during the process of removing the pad nitride layer 120 and the pad oxide layer 110, a portion of the upper surface of the device isolation layer 140 is removed to lower the height of the device isolation layer 140 exposed on the surface of the substrate 100.
그 후, 도 1i에 도시한 바와 같이, 상기 게이트 전극(185)이 형성된 기판(100)의 전면에 절연물을 증착한 다음, 이를 선택적 식각하여 게이트 적극(185)의 측벽에만 잔류시켜 게이트 스페이서(190)를 형성한다.After that, as shown in FIG. 1I, an insulator is deposited on the entire surface of the substrate 100 on which the gate electrode 185 is formed, and then selectively etched to remain only on the sidewall of the gate electrode 185 to allow the gate spacer 190 to be formed. ).
이어, 후속 공정으로 게이트 스페이서(190)를 마스크로 기판(100) 내에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 접합부(도시하지 않음)를 형성한다.Subsequently, a source / drain junction ion (not shown) is formed by implanting ions for forming a source / drain into the substrate 100 using the gate spacer 190 as a mask.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
상기한 바와 같이 본 발명은 패드 질화막을 이용한 다마신 기술을 사용하여 단 한번의 마스크 공정으로 게이트 형성 영역 및 리세스 영역을 정확히 일치되게 자기 정렬시킴으로써, 고집적화에 따른 디램 메모리 셀에 있어서, 리세스 영역과 게이트 패턴 형성 영역의 오정렬을 방지하여 소자의 특성을 안정화시킬 수 있다.As described above, the present invention uses a damascene technique using a pad nitride film to self-align the gate forming region and the recess region to be exactly matched in a single mask process, thereby providing a recess region in a DRAM memory cell according to high integration. And misalignment of the gate pattern forming region, thereby stabilizing device characteristics.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 리세스 게이트를 갖는 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다. 1A to 1I are cross-sectional views sequentially illustrating a method of manufacturing a transistor having a recess gate according to an exemplary embodiment of the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
100 : 반도체 기판 110 : 패드 산화막100 semiconductor substrate 110 pad oxide film
120 : 패드 질화막 125 : 제1 감광막 패턴120: pad nitride film 125: first photosensitive film pattern
130 : 제1 트렌치 140 : 소자 분리막130: first trench 140: device isolation film
150 : 제2 감광막 패턴 160 : 제2 트렌치150: second photosensitive film pattern 160: second trench
170 : 게이트 산화막 185 : 게이트 전극170: gate oxide film 185: gate electrode
190 : 게이트 스페이서 190: gate spacer
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Cited By (1)
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2004
- 2004-06-24 KR KR1020040047587A patent/KR20050122477A/en not_active Application Discontinuation
Cited By (2)
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| US7888206B2 (en) | 2006-03-24 | 2011-02-15 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device |
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