TW202420305A - 三維鐵電記憶體裝置 - Google Patents

Abstract

一種三維鐵電記憶體裝置包括：通道，位於基板上且在與基板的上表面實質上垂直的垂直方向上延伸；閘極絕緣圖案及導電圖案，在與基板的上表面實質上平行的水平方向上堆疊於通道的側壁上且環繞通道的側壁；鐵電圖案，接觸導電圖案的外側壁的一部分；閘極電極，接觸鐵電圖案；以及第一源極/汲極圖案及第二源極/汲極圖案，分別接觸通道的下表面及上表面。

Description

三維鐵電記憶體裝置

實例性實施例是有關於一種三維鐵電記憶體裝置。 [相關申請案的交叉參考]

本申請案主張於2022年11月14日在韓國智慧財產局（Korean Intellectual Property Office，KIPO）提出申請的韓國專利申請案第10-2022-0151365號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。

鐵電隨機存取記憶體（ferroelectric random access memory，FeRAM）裝置或鐵電場效電晶體（ferroelectric field effect transistor，FeFET）可用作記憶體裝置，其較動態隨機存取記憶體（dynamic random access memory，DRAM）裝置及非揮發性記憶體裝置（例如，快閃記憶體裝置）更為簡單。近年來，為了具有高的積體度，已開發了三維（three-dimensional，3D）FeRAM裝置。然而，需要一種增強3D FeRAM裝置的電特性的方法。

根據實例性實施例，提供一種三維鐵電記憶體裝置，所述三維鐵電記憶體裝置包括：通道，位於基板上且在與基板的上表面實質上垂直的垂直方向上延伸；閘極絕緣圖案及導電圖案，在與基板的上表面實質上平行的水平方向上堆疊於通道的側壁上且環繞通道的側壁；鐵電圖案，接觸導電圖案的外側壁的一部分；閘極電極，接觸鐵電圖案；以及第一源極/汲極圖案及第二源極/汲極圖案，分別接觸通道的下表面及上表面。

根據實例性實施例，提供一種三維鐵電記憶體裝置，所述三維鐵電記憶體裝置包括：通道，位於基板上且在與基板的上表面實質上垂直的垂直方向上延伸；閘極絕緣圖案、導電圖案、鐵電圖案及閘極電極，在與基板的上表面實質上平行的水平方向上依序堆疊於通道的側壁上；以及第一源極/汲極圖案及第二源極/汲極圖案，分別接觸通道的下表面及上表面。閘極絕緣圖案的位於通道與導電圖案之間並與通道及導電圖案接觸的部分的面積可大於鐵電圖案的位於導電圖案與閘極電極之間並與導電圖案及閘極電極接觸的部分的面積。

根據實例性實施例，存在一種三維鐵電記憶體裝置，所述三維鐵電記憶體裝置包括：位元線，位於基板上且在與基板的上表面實質上平行的第一方向上延伸；第一源極/汲極圖案，接觸位元線的上表面；通道，接觸第一源極/汲極圖案的上表面且在與基板的上表面實質上垂直的垂直方向上延伸；閘極絕緣圖案及導電圖案，在與基板的上表面實質上平行的水平方向上堆疊於通道的側壁上並環繞通道的側壁；鐵電圖案，接觸導電圖案的外側壁的一部分；字元線，接觸鐵電圖案且在與基板的上表面實質上平行並與第一方向交叉的第二方向上延伸；第二源極/汲極圖案，接觸通道的上表面；以及源極線，接觸第二源極/汲極圖案的上表面，源極線在第一方向上延伸。

下面將參照附圖詳細闡述實例性實施例的以上及其他特徵。

在下文中，可將水平方向之中的與基板的上表面實質上平行且彼此交叉的兩個方向分別定義為第一方向D1及第二方向D2，且可將與基板的上表面實質上垂直的垂直方向定義為第三方向D3。在實例性實施例中，第一方向D1與第二方向D2可彼此實質上垂直。

圖1是根據實例性實施例的三維鐵電記憶體裝置的立體圖。圖2A是圖1的平面圖，且圖2B是圖2A中的部分「X」的放大平面圖。圖3A是沿著圖2A所示線A-A'的剖視圖，且圖3B是圖3A中的部分「Y」的放大圖。

為了避免圖式的複雜性，圖2B未示出第二源極/汲極圖案220、第四層間絕緣層290及第五層間絕緣層310以及第三配線320。另外，為了避免圖式的複雜性，圖1未示出一些元件且被繪製為透明樣式，例如，第一閘極絕緣圖案190的上部部分及導電圖案180的上部部分被刪除以示出第二源極/汲極圖案220。第一閘極絕緣圖案190、導電圖案180與第二源極/汲極圖案220之間的更詳細的位置關係可參照圖3B。

參照圖1、圖2A、圖2B、圖3A及圖3B，三維（3D）鐵電記憶體裝置可包括位於第一基板100上的第一配線120、第二配線270、鐵電圖案265、導電圖案180、第一閘極絕緣圖案190、第一通道210、第一源極/汲極圖案200、第二源極/汲極圖案220、第三配線320及第一接觸插塞300。另外，3D鐵電記憶體裝置可更包括第一層間絕緣層至第五層間絕緣層110、130、150、290及310以及第一絕緣圖案145及第二絕緣圖案280。

舉例而言，第一基板100可包含半導體材料（例如，矽、鍺、矽鍺等）或III-V族化合物半導體（例如，GaP、GaAs、GaSb等）。在實例性實施例中，第一基板100可為絕緣體上矽（silicon-on-insulator，SOI）基板或絕緣體上鍺（germanium-on-insulator，GOI）基板。

第一層間絕緣層110可定位於第一基板100上，且可包含氧化物（例如，氧化矽）。各種類型的電路圖案（例如，電晶體、接觸插塞、配線等）可形成於第一基板100上，且可被第一層間絕緣層110覆蓋。

第一配線120可延伸穿過第一層間絕緣層110的上部部分。在實例性實施例中，第一配線120可在第一方向D1上延伸，且多條第一配線120可在第二方向D2上彼此間隔開。在實例性實施例中，第一配線120可用作3D鐵電記憶體裝置的位元線。

第二層間絕緣層130可形成於第一層間絕緣層110及第一配線120上，且可包含氧化物（例如，氧化矽）。

第一絕緣圖案145可形成於第二層間絕緣層130上，且可在第二方向D2上延伸。第一絕緣圖案145可包含絕緣氮化物（例如，氮化矽）。

第二配線270（即，閘極電極）可在第二層間絕緣層130上形成於第一絕緣圖案145在第一方向D1上的相對的側中的每一側上，且可在第二方向D2上延伸。第二配線270的下表面及上表面以及與第一絕緣圖案145的側壁面對的側壁可被鐵電圖案265覆蓋。因此，鐵電圖案265可例如直接接觸第一絕緣圖案145的側壁。另外，鐵電圖案265的下表面及上表面可分別與第一絕緣圖案145的下表面及上表面實質上共面。

在實例性實施例中，第二配線270可用作3D鐵電記憶體裝置的字元線。第二配線270可包含例如金屬、金屬氮化物、金屬矽化物等。

鐵電圖案265可包含例如被摻雜鋯、矽、鋁、釔、釓、鑭、鈧、鍶等的氧化鉿。舉例而言，鐵電圖案265可具有包括多個圖案的多層式結構，所述多個圖案中的每一者可具有以上材料中的一者。在另一實例中，鐵電圖案265可具有包含以上材料中的一者的第一圖案及包含絕緣材料（例如，氧化矽）的第二圖案。

第三層間絕緣層150可形成於第一絕緣圖案145及鐵電圖案265上。第三層間絕緣層150可包含氧化物（例如，氧化矽）。

第二絕緣圖案280可在第二方向D2上延伸穿過第三層間絕緣層150、鐵電圖案265、第二配線270、及第二層間絕緣層130的上部部分。因此，第二配線270可在第一方向D1上被第二絕緣圖案280分隔開，且鐵電圖案265可在第一方向D1上被第二絕緣圖案280分隔開。第二絕緣圖案280可包含氧化物（例如，氧化矽）。

在實例性實施例中，柱結構可延伸穿過第三層間絕緣層150、第一絕緣圖案145、及第二層間絕緣層130的上部部分。因此，柱結構可接觸第一絕緣圖案145的側壁。柱結構亦可部分地延伸穿過在第二方向D2上延伸的第二配線270，且第二配線270的與柱結構面對的側壁可被鐵電圖案265覆蓋。

在實例性實施例中，多個柱結構可在第一方向D1及第二方向D2上彼此間隔開。舉例而言，如圖2A所示，柱結構可在第二方向D2上排列成鋸齒圖案（例如，如在俯視圖中所見）。在另一實例中，柱結構可在第一方向D1及第二方向D2上以恆定的距離排列。柱結構可在平面圖中（例如，在俯視圖中）具有例如圓形形狀、橢圓形狀、多邊形形狀、具有被修圓的隅角的多邊形形狀等。

柱結構可包括：第一通道210，在第三方向D3上延伸；第二源極/汲極圖案220，例如位於第一通道210的上表面上；第一閘極絕緣圖案190，覆蓋第一通道210的側壁及第二源極/汲極圖案220的側壁；以及導電圖案180，覆蓋第一閘極絕緣圖案190的側壁。因此，第一通道210及第二源極/汲極圖案220中的每一者可具有例如圓柱形狀、橢圓柱形狀、方形柱形狀等，且第一閘極絕緣圖案190及導電圖案180中的每一者可具有例如中空圓柱形狀。

舉例而言，第一通道210可包含半導體材料，例如複晶矽、矽鍺等。在另一實例中，第一通道210可包含氧化物半導體材料，例如IGZO、Sn-IGZO、IWO、CuS ₂、CuSe ₂、WSe ₂、IZO、ZTO、YZO等。

第二源極/汲極圖案220可包含被摻雜n型雜質（例如，磷、砷等）的複晶矽或被摻雜p型雜質（例如，硼、鎵等）的複晶矽。第一閘極絕緣圖案190可包含氧化物（例如，氧化矽），且導電圖案180可包含例如金屬、金屬氮化物、金屬矽化物等。

第一源極/汲極圖案200可延伸穿過第二層間絕緣層130，且可接觸第一通道210的下表面。第一源極/汲極圖案200可具有例如圓柱形狀、橢圓柱形狀、方形柱形狀等。第一源極/汲極圖案200可包含被摻雜n型雜質（例如，磷、砷等）的複晶矽或被摻雜p型雜質（例如，硼、鎵等）的複晶矽。

第四層間絕緣層290可形成於第三層間絕緣層150、第二絕緣圖案280及柱結構上，且可包含氧化物（例如，氧化矽）。

第一接觸插塞300可延伸穿過第四層間絕緣層290，且可接觸第二源極/汲極圖案220的上表面。第一接觸插塞300可包含例如金屬、金屬氮化物、金屬矽化物等。

第五層間絕緣層310可形成於第四層間絕緣層290及第一接觸插塞300上，且可包含氧化物（例如，氧化矽）。在實例性實施例中，第三配線320可在第一方向D1上延伸穿過第五層間絕緣層310，且可接觸第一接觸插塞300的上表面。在實例性實施例中，多條第三配線320可在第二方向D2上彼此間隔開。第三配線320可用作3D鐵電記憶體裝置的源極線。第三配線320可包含例如金屬、金屬氮化物、金屬矽化物等。

參照圖2B及圖3B，位於可用作字元線（即，閘極電極）的第二配線270與導電圖案180之間並與第二配線270及導電圖案180接觸的鐵電圖案265可在水平方向上具有第一寬度W1且在垂直方向上具有第一高度H1。另外，位於導電圖案180與第一通道210之間的第一閘極絕緣圖案190可在水平方向上具有第二寬度W2且在垂直方向上具有第二高度H2。

鐵電圖案265可僅接觸導電圖案180的側壁的一部分，例如，僅接觸導電圖案180的側壁的與第二配線270面對並與第二配線270交疊的部分。因此，第一閘極絕緣圖案190（其完全環繞第一通道210的側壁（例如，在俯視圖中））的第二寬度W2可大於鐵電圖案265的第一寬度W1。舉例而言，如圖2B所示，圍繞第一通道210的整個周邊的第一閘極絕緣圖案190的長度（例如，在俯視圖中（沿著與W2對應的虛線））可大於鐵電圖案265的沿著導電圖案180的與第二配線270交疊的部分的長度（例如，在俯視圖中（沿著與W1對應的虛線））。

另外，第二配線270在垂直方向上的長度可小於導電圖案180在垂直方向上的長度。因此，第一閘極絕緣圖案190（其覆蓋導電圖案180的側壁的整個高度）的第二高度H2可大於鐵電圖案265的第一高度H1。舉例而言，如圖3B所示，第一閘極絕緣圖案190的沿著第一通道210的位於第一通道210的上表面與下表面之間的整個高度的高度H2（例如，在垂直剖視圖中（沿著與H2對應的虛線））可大於在水平方向上與第一通道210交疊的鐵電圖案265的高度H1（例如，在垂直剖視圖中（沿著與H1對應的虛線））。

因此，第一閘極絕緣圖案190的位於導電圖案180與第一通道210之間的部分的面積（例如，第一閘極絕緣圖案190的表面的在水平方向上與導電圖案180及第一通道210二者交疊的部分的面積）可大於鐵電圖案265的位於第二配線270與導電圖案180之間的部分的面積（例如，鐵電圖案265的表面的與第二配線270及導電圖案180二者交疊的部分的面積）。因此，包括第一通道210、第一閘極絕緣圖案190及導電圖案180的第二電容器的電容可大於包括第二配線270、鐵電圖案265及導電圖案180的第一電容器的電容。

因此，當對第二配線270施加電壓時，第一電容器與第二電容器進行串聯連接，使得被施加至第一電容器的電壓可大於被施加至第二電容器的電壓。因此，第二電容器中所包括的鐵電圖案265上的電場的量值可增大，以提高鐵電圖案265的切換效率，且第一電容器中所包括的第一閘極絕緣圖案190上的電場的量值可減小，以提高第一閘極絕緣圖案190的耐久性。

圖4是根據第一閘極絕緣圖案190的面積相對於鐵電圖案265的面積的比率（A _I/A _F）的極化遲滯曲線（polarization hysteresis curve）。

參照圖4，隨著第一電容器中所包括的第一閘極絕緣圖案190的面積（A _I）相對於第二電容器中所包括的鐵電圖案265的面積（A _F）的比率（A _I/A _F）增大，記憶體窗口（memory window）亦增大。

如上所述，在3D鐵電記憶體裝置中，第二電容器中所包括的第一閘極絕緣圖案190的面積可大於第一電容器中所包括的鐵電圖案265的面積，使得3D鐵電記憶體裝置可具有增大的記憶體窗口，且第一閘極絕緣圖案190可具有提高的耐久性。

圖5、圖7、圖9、圖11、圖13、圖15、圖17及圖19是示出根據實例性實施例的製造3D鐵電記憶體裝置的方法中的各階段的平面圖。圖6、圖8、圖10、圖12、圖14、圖16、圖18及圖20分別是沿著對應的平面圖所示線A-A'截取的剖視圖。

參照圖5及圖6，可在第一基板100上形成第一層間絕緣層110。可部分地移除第一層間絕緣層110的上部部分以形成溝渠，且可在溝渠中形成第一配線120。

在實例性實施例中，第一配線120可在第一方向D1上延伸，且多條第一配線120可在第二方向D2上彼此間隔開。在實例性實施例中，第一配線120可用作3D鐵電記憶體裝置的位元線。

作為另外一種選擇，可在第一基板100上依序堆疊第一層間絕緣層110及第一配線層，可對第一配線層進行圖案化以形成第一配線120，且可在第一基板100上形成層間絕緣層圖案以覆蓋第一配線120的側壁。

各種電路元件（例如，電晶體、接觸插塞、配線）可形成於第一基板100上，且可被第一層間絕緣層110覆蓋。

參照圖7及圖8，可在第一層間絕緣層110及第一配線120上依序堆疊第二層間絕緣層130、第一犧牲層140及第三層間絕緣層150。可穿過第三層間絕緣層150、第一犧牲層140、及第二層間絕緣層130的上部部分形成第一開口，且可在第一開口中形成第二犧牲層160。

第一犧牲層140可包含絕緣氮化物（例如，氮化矽），且第二犧牲層160可包含例如複晶矽。在實例性實施例中，第二犧牲層160可在第二方向D2上延伸，且多個第二犧牲層160可在第一方向D1上彼此間隔開。

可穿過第三層間絕緣層150、第一犧牲層140、及第二層間絕緣層130的上部部分形成第二開口170。第二開口170可在平面圖中具有例如圓形形狀、橢圓形形狀、多邊形形狀、具有被修圓的隅角的多邊形形狀等。在實例性實施例中，在第二犧牲層160中的在第一方向D1上相鄰的第二犧牲層160之間多個第二開口170可在第一方向D1及第二方向D2上彼此間隔開。在實例性實施例中，第二開口170可如圖7所示在第二方向D2上排列。作為另外一種選擇，第二開口170可在第一方向D1及第二方向D2中的每一者上以恆定的距離排列。

在一些實施例中，第一開口與第二開口170可藉由相同的蝕刻製程形成。舉例而言，參照圖7，第一開口中的每一者可在第二方向D2上延伸（在圖7中所指示的兩條鄰近的實線之間），且可被填充第二犧牲層160（如圖8所示），並且第二開口170中的每一者可為空的且暴露出第二層間絕緣層130的一部分（如圖8所示），其中第一配線120（即，圖7中的虛線）位於第二層間絕緣層130下方且藉由第一開口或第二開口170而不可見。

參照圖9及圖10，可例如在第二開口170的側壁及底部上、以及第三層間絕緣層150的上表面及第二犧牲層160的上表面上共形地形成導電層。可實行各向異性蝕刻以移除導電層的一些部分且例如僅在第二開口170的側壁上形成導電圖案180。

可例如在第二開口170的底部、導電圖案180的內側壁及上表面、以及第三層間絕緣層150的上表面及第二犧牲層160的上表面上共形地形成第一閘極絕緣層。可實行各向異性蝕刻以移除第一閘極絕緣層的一些部分且例如僅在導電圖案180的內側壁上形成第一閘極絕緣圖案190。

因此，導電圖案180及第一閘極絕緣圖案190中的每一者可具有中空圓柱形狀。舉例而言，參照圖9及圖10，導電圖案180可具有完全且連續地覆蓋每一第二開口170的內側壁的中空圓柱形狀，且第一閘極絕緣圖案190可具有完全且連續地覆蓋導電圖案180的內側壁的中空圓柱形狀，例如，使得導電圖案180與第二開口170的內側壁及第一閘極絕緣圖案190完全分隔開。

參照圖11及圖12，可藉由蝕刻製程移除第二層間絕緣層130的位於第二開口170之下（例如，藉由第二開口170而被暴露出）的部分，以形成使第一配線120的上表面暴露出的第三開口。可在第三開口中形成第一源極/汲極圖案200。

在實例性實施例中，第三開口可具有與第二開口170的形狀對應的形狀，且多個第三開口可在第一方向D1及第二方向D2上排列。舉例而言，第三開口的寬度可對應於第二開口170內的第一閘極絕緣圖案190的相面對的表面之間的距離。

可藉由在第一配線120的藉由第三開口而被暴露出的上表面、第一閘極絕緣圖案190的上表面、以及導電圖案180的上表面、第三層間絕緣層150的上表面及第二犧牲層160的上表面上形成第一源極/汲極層來形成第一源極/汲極圖案200。然後，可例如藉由化學機械拋光（chemical mechanical polishing，CMP）製程將第一源極/汲極層平坦化至暴露出第三層間絕緣層150的上表面。可例如藉由回蝕製程例如自第二開口170完全移除第一源極/汲極層的上部部分，使得第一源極/汲極圖案200僅填充第三開口。

因此，第一源極/汲極圖案200可具有與第三開口的形狀對應的形狀，且多個第一源極/汲極圖案200可在第一方向D1及第二方向D2上排列。在實例性實施例中，第一源極/汲極圖案200可包含被摻雜n型雜質（例如，磷、砷等）的複晶矽或被摻雜p型雜質（例如，硼、鎵等）的複晶矽。

參照圖13及圖14，可在第二開口170中形成第一通道210，且可將雜質摻雜至第一通道210的上部部分中以形成第二源極/汲極圖案220。

可藉由以下操作形成第一通道210：在第一源極/汲極圖案200、第一閘極絕緣圖案190、導電圖案180、第三層間絕緣層150及第二犧牲層160上形成第一通道層以填充第二開口170；以及藉由例如CMP製程將第一通道層平坦化至暴露出第三層間絕緣層150的上表面。第一通道210可包含例如複晶矽。

因此，第一通道210可具有與第二開口170的形狀對應的形狀，且多個第一通道210可在第一方向D1及第二方向D2上排列。

在實例性實施例中，可藉由將雜質植入至包含半導體材料（例如，複晶矽、矽鍺等）的第一通道210的上部部分中來形成第二源極/汲極圖案220。因此，第二源極/汲極圖案220可包含被摻雜n型雜質（例如，磷、砷等）的複晶矽或被摻雜p型雜質（例如，硼、鎵等）的矽鍺。

作為另外一種選擇，可藉由以下操作形成第二源極/汲極圖案220：移除第一通道210的上部部分以形成第一凹槽；以及使用例如氧化物半導體材料填充第一凹槽。

第二源極/汲極圖案220可具有與第一通道210的形狀對應的形狀，且多個第二源極/汲極圖案220可在第一方向D1及第二方向D2上排列。

參照圖15及圖16，可移除第二犧牲層160以形成第四開口240，且可移除第一犧牲層140的與第四開口240鄰近的部分以形成使導電圖案180的外側壁暴露出的間隙250。舉例而言，參照圖16，第四開口240可延伸穿過整個第三層間絕緣層150、及第二層間絕緣層130的一部分（即，自已移除第二犧牲層160的位置），並且間隙250可形成於第四開口240的側向側處且與第四開口240流體連通（例如，間隙250可位於第三層間絕緣層150之下以及第四開口240與導電圖案180之間）。

在實例性實施例中，可藉由對第一犧牲層140實行濕法蝕刻製程來形成間隙250，且可移除第一犧牲層140的在第一方向D1上與第四開口240相距給定距離以內的部分以形成間隙250。第一犧牲層140可不被濕法蝕刻製程完全移除，而是第一犧牲層140的一部分保留為第一絕緣圖案145。因此，導電圖案180的外側壁可不被完全暴露出，而是導電圖案180的外側壁的僅一部分可藉由間隙250而被暴露出。

參照圖17及圖18，可在第四開口240的內壁及間隙250的內壁、第二源極/汲極圖案220的上表面、以及第一閘極絕緣圖案190的上表面、導電圖案180的上表面及第三層間絕緣層150的上表面上形成鐵電層260。在實例性實施例中，可藉由以下沈積製程共形地形成鐵電層260：例如，化學氣相沈積（chemical vapor deposition，CVD）製程、原子層沈積（atomic layer deposition，ALD）製程等。鐵電層260可例如直接接觸導電圖案180的外側壁的藉由間隙250而被暴露出的部分。

參照圖19及圖20，可在鐵電層260上形成第二配線層以填充間隙250，且可對第二配線層實行濕法蝕刻製程以在間隙250中形成第二配線270。舉例而言，如圖20所示，第二配線270的側向側壁可與第三層間絕緣層150的側向側壁共面。

在濕法蝕刻製程期間，亦可移除鐵電層260的位於第二源極/汲極圖案220的上表面、第一閘極絕緣圖案190的上表面、導電圖案180的上表面及第三層間絕緣層150的上表面、以及第四開口240的側壁及底部上的部分。因此，可形成與間隙250的內壁、導電圖案180的外側壁的所述部分及第一絕緣圖案145的側壁接觸並覆蓋下表面及上表面以及與導電圖案180面對的側壁的鐵電圖案265。

在實例性實施例中，在第一方向D1上的相對的側中的每一側處第二配線270可在第二方向D2上延伸。在實例性實施例中，第二配線270可用作3D鐵電記憶體裝置的字元線。

可在第二層間絕緣層130、第二源極/汲極圖案220、第一閘極絕緣圖案190、導電圖案180及第三層間絕緣層150上形成第二絕緣層以填充第四開口240，且可將第二絕緣層平坦化至暴露出第三層間絕緣層150的上表面，以在第四開口240中形成第二絕緣圖案280。第二絕緣圖案280可在第二方向D2上延伸，且多個第二絕緣圖案280可在第一方向D1上彼此間隔開。

再次參照圖2A及圖3A，可在第二源極/汲極圖案220、第一閘極絕緣圖案190、導電圖案180、第三層間絕緣層150及第二絕緣圖案280上形成第四層間絕緣層290，且可穿過第四層間絕緣層290形成第一接觸插塞300以接觸第二源極/汲極圖案220的上表面。第一接觸插塞300可在平面圖中具有例如圓形形狀、橢圓形形狀、多邊形形狀、具有被修圓的隅角的多邊形形狀等，且多個第一接觸插塞300可在第一方向D1及第二方向D2上排列。

可在第四層間絕緣層290及第一接觸插塞300上形成第五層間絕緣層310。可穿過第五層間絕緣層310形成第五開口以暴露出第一接觸插塞300的上表面，且可在第五開口中形成第三配線320。

在實例性實施例中，第三配線320可在第一方向D1上延伸，且可共同接觸在第一方向D1上設置的第一接觸插塞300的上表面。多條第三配線320可在第二方向D2上彼此間隔開。在實例性實施例中，第三配線320中的每一者的至少一部分可在第三方向D3上與第一配線120中的對應的一個第一配線120交疊。在實例性實施例中，第三配線320可用作3D鐵電記憶體裝置的源極線。

藉由以上製程，可完成3D鐵電記憶體裝置的製作。

如以上所論述，可在第三方向D3上依序堆疊第二層間絕緣層130、第一犧牲層140及第三層間絕緣層150，可部分地穿過第二層間絕緣層130、第一犧牲層140及第三層間絕緣層150來形成第二犧牲層160及第二開口170，且可在第二開口170中形成導電圖案180、第一閘極絕緣圖案190及第一通道210。可移除第二犧牲層160以形成第四開口240，可移除第一犧牲層140的與第四開口240鄰近的部分以形成使導電圖案180的外側壁的所述部分暴露出的間隙250，可形成鐵電圖案265以接觸導電圖案180的外側壁的所述部分，且可形成下表面及上表面以及側壁可被鐵電圖案265覆蓋的第二配線270。

因此，在3D鐵電記憶體裝置中，當相較於鐵電圖案265的位於第二配線270與導電圖案180之間並與第二配線270及導電圖案180接觸的部分的面積而言時，第一閘極絕緣圖案190的位於導電圖案180與第一通道210之間並與導電圖案180及第一通道210接觸的部分的面積可更大。

圖21及圖22是示出根據實例性實施例的3D鐵電記憶體裝置的平面圖及剖視圖。圖21及圖22分別對應於圖2A及圖3A。除了包括具有填充圖案的第二通道而非第一通道外，圖21及圖22的實施例實質上相同於或相似於圖1至圖3的實施例，且因此，此處省略重複的闡釋。

參照圖21及圖22，柱結構可更包括在第三方向D3上延伸的填充圖案350，且可形成覆蓋填充圖案350的側壁的第二通道212。亦即，第二通道212可具有中空圓柱形狀，且可環繞填充圖案350。填充圖案350可包含氧化物（例如，氧化矽）。

圖23是示出根據實例性實施例的3D鐵電記憶體裝置的剖視圖。圖23對應於圖3A。除了包括具有填充圖案的第三通道及第四通道而非第一通道外，圖23的實施例實質上相同於或相似於圖1至圖3的實施例，且因此，此處省略重複的闡釋。

參照圖23，柱結構可更包括填充圖案350，且填充圖案350的下表面及側壁可被第三通道214覆蓋。在實例性實施例中，第三通道214可具有杯形狀。

可在填充圖案350的上表面及第三通道214的上表面上形成第四通道216，且第二源極/汲極圖案220的下表面及側壁可被第四通道216覆蓋。在實例性實施例中，第四通道216可具有杯形狀。

在實例性實施例中，第三通道214及第四通道216中的每一者可包含二維（two-dimensional，2D）材料，例如，MoS ₂、MoSe ₂、WS ₂等。

圖24及圖25是示出根據實例性實施例的製造3D鐵電記憶體裝置的方法中的各階段的剖視圖。圖24及圖25的實施例包括與參照圖5至圖20及圖1至圖3所示的階段實質上相同或相似的階段，且因此，此處省略對其的重複闡釋。

參照圖24，可實行與參照圖5至圖12所示的製程實質上相同或相似的製程，且可在第二開口170的側壁及底部、以及第一閘極絕緣圖案190的上表面、導電圖案180的上表面、第三層間絕緣層150的上表面及第二犧牲層160的上表面上形成第三通道層。在實例性實施例中，第三通道層可包含2D材料。可在第三通道層上形成填充層，且可對填充層及第三通道層進行平坦化以在第二開口170中分別形成填充圖案350及第三通道214。

參照圖25，可藉由例如回蝕製程移除填充圖案350的上部部分及第三通道214的上部部分，以形成第二凹槽，可在第二凹槽的側壁及底部、以及第一閘極絕緣圖案190的上表面、導電圖案180的上表面、第三層間絕緣層150的上表面及第二犧牲層160的上表面上形成第四通道層，且可在第四通道層上形成第二源極/汲極層以填充第二凹槽的剩餘部分。可對第二源極/汲極層及第四通道層進行平坦化以在第二凹槽中形成第二源極/汲極圖案220及第四通道216。第四通道216可覆蓋第二源極/汲極圖案220的下表面及側壁。

在實例性實施例中，第四通道216可包含2D材料。可實行與參照圖15至圖20及圖1至圖3所示的製程實質上相同或相似的製程以完成3D鐵電記憶體裝置的製作。

圖26及圖27是示出根據實例性實施例的3D鐵電記憶體裝置的平面圖及剖視圖。圖26及圖27分別對應於圖2A及圖3A。除了包括第三源極/汲極圖案而非第一源極/汲極圖案外，圖26及圖27的實施例實質上相同於或相似於圖1至圖3的實施例，且因此，此處省略重複的闡釋。

參照圖26及圖27，可在第一配線120上形成第三源極/汲極圖案205。在實例性實施例中，第三源極/汲極圖案205可在第一配線120上在第一方向D1上延伸。作為另外一種選擇，多個第三源極/汲極圖案205可在第一配線120上在第一方向D1上彼此間隔開。第三源極/汲極圖案205可包含被摻雜n型雜質（例如，磷、砷等）的複晶矽或被摻雜p型雜質（例如，硼、鎵等）的複晶矽。

第一配線120的側壁及第三源極/汲極圖案205的側壁可被位於第一層間絕緣層110上的第六層間絕緣層圖案400（參照圖28）覆蓋，且可更在第六層間絕緣層圖案400及第三源極/汲極圖案205上形成蝕刻終止層410。第一通道210可延伸穿過蝕刻終止層410，且可接觸第三源極/汲極圖案205的上表面。第六層間絕緣層圖案400可包含氧化物（例如，氧化矽），且蝕刻終止層410可包含金屬氧化物（例如，氧化鋁）。

圖28及圖30是示出根據實例性實施例的製造3D鐵電記憶體裝置的方法中的各階段的平面圖。圖29、圖31及圖32分別是沿著對應的平面圖所示線A-A'截取的剖視圖。圖28至圖32的實施例包括與參照圖5至圖20及圖1至圖3所示的製程實質上相同或相似的製程，且因此，此處省略對其的重複闡釋。

參照圖28及圖29，可在第一基板100上依序堆疊第一層間絕緣層110、第一配線層及第三源極/汲極層，可對第三源極/汲極層及第一配線層進行圖案化以分別形成第一配線120及第三源極/汲極圖案205，第一配線120及第三源極/汲極圖案205中的每一者可在第一方向D1上延伸。第六層間絕緣層圖案400可被形成為覆蓋第一配線120的側壁及第三源極/汲極圖案205的側壁，且可在第六層間絕緣層圖案400及第三源極/汲極圖案205上形成蝕刻終止層410。

參照圖30及圖31，可實行與參照圖7及圖8所示的製程實質上相同或相似的製程，使得可在蝕刻終止層410上依序堆疊第二層間絕緣層130、第一犧牲層140及第三層間絕緣層150，且可穿過第三層間絕緣層150、第一犧牲層140、及第二層間絕緣層130的上部部分形成第二犧牲層160。可穿過第三層間絕緣層150、第一犧牲層140、第二層間絕緣層130及蝕刻終止層410形成第六開口175，以暴露出第三源極/汲極圖案205的上表面。

參照圖32，可實行與參照圖9至圖14所示的製程實質上相同或相似的製程，使得可在第六開口175中形成導電圖案180、第一閘極絕緣圖案190、第一通道210及第二源極/汲極圖案220。第一通道210的下表面可接觸第二源極/汲極圖案220的上表面。

參照圖26及圖27，可實行與參照圖15至圖20及圖1至圖3所示的製程實質上相同或相似的製程，以完成3D鐵電記憶體裝置的製作。

圖33是示出根據實例性實施例的3D鐵電記憶體裝置的剖視圖。

參照圖33，3D鐵電記憶體裝置可包括堆疊結構，在所述堆疊結構中，圖1至圖3所示的3D鐵電記憶體裝置在第三方向D3上堆疊。亦即，可在3D鐵電記憶體裝置中的一者上形成第七層間絕緣層390，可在第七層間絕緣層390上形成第一配線120，且可在第一配線120上形成3D鐵電記憶體裝置中的另一者。圖33示出在第三方向D3上堆疊兩個3D鐵電記憶體裝置，然而，實施例可能並非僅限於此，例如，可在第三方向D3上堆疊多個3D鐵電記憶體裝置。

圖34是示出根據實例性實施例的3D鐵電記憶體裝置的平面圖，且圖35及圖36是3D鐵電記憶體裝置的剖視圖。圖34示出柱結構中的下部柱結構及上部柱結構的佈局。

參照圖34及圖35，3D鐵電記憶體裝置可具有堆疊結構，在所述堆疊結構中，圖1至圖3所示的3D鐵電記憶體裝置在第三方向D3上堆疊。然而，與圖33所示不同，在第三方向D3上堆疊的3D鐵電記憶體裝置可共享第三配線320。亦即，3D鐵電記憶體裝置中的上部3D鐵電記憶體裝置可不包括附加的第一配線120。

第三配線320可用作3D鐵電記憶體裝置中的下部3D鐵電記憶體裝置的源極線，且亦可用作3D鐵電記憶體裝置中的上部3D鐵電記憶體裝置的位元線。在實例性實施例中，3D鐵電記憶體裝置中的下部3D鐵電記憶體裝置中所包括的第一柱結構與3D鐵電記憶體裝置中的上部3D鐵電記憶體裝置中所包括的第二柱結構在第三方向D3上可彼此不交疊，但是可彼此偏移。

參照圖36，第一柱結構與對應的第二柱結構可在第三方向D3上彼此交疊。

圖37是示出根據實例性實施例的3D鐵電記憶體裝置的剖視圖。除了更包括下部電路圖案外，圖37的實施例實質上相同於或相似於圖1至圖3的實施例，且因此，此處省略重複的闡釋。

參照圖37，3D鐵電記憶體裝置可包括位於第一基板100上的下部電路圖案，且因此可具有周邊上胞元（cell over periphery，COP）結構。在實例性實施例中，下部電路圖案可包括電晶體、第二接觸插塞至第四接觸插塞440、470及490以及第四配線460及第五配線480。

電晶體可包括閘極結構430及在第一基板100的上部部分處與閘極結構430鄰近的雜質區105。閘極結構430可包括在第三方向D3上堆疊的第二閘極絕緣圖案415及閘極電極420，且雜質區105中的每一者可用作電晶體的源極/汲極。

第二接觸插塞440可接觸雜質區105中的每一者的上表面，且第四配線460及第五配線480可分別接觸第二接觸插塞440的上表面及第三接觸插塞470的上表面。第四接觸插塞490可接觸第五配線480的上表面，且第一配線120可接觸第四接觸插塞490的上表面。

可在第一基板100上堆疊第八層間絕緣層450及第九層間絕緣層500。第八層間絕緣層450可覆蓋電晶體，且可包含第二接觸插塞440。第九層間絕緣層500可包含第三接觸插塞470及第四接觸插塞490以及第四配線460及第五配線480。

圖38是示出根據實例性實施例的3D鐵電記憶體裝置的剖視圖。除了下部電路圖案上的結構進行翻轉且更形成接合結構外，圖38的實施例實質上相同於或相似於圖37的實施例，且因此，此處省略重複的闡釋。

參照圖38，3D鐵電記憶體裝置可包括位於第二基板600上的下部電路圖案，且位於圖37所示第九層間絕緣層500上的結構可進行翻轉並設置於第二基板600上。然而，可在包含第三配線320的第五層間絕緣層310上在第三方向D3上堆疊第十層間絕緣層510及第十一層間絕緣層530，且可分別在第十層間絕緣層510及第十一層間絕緣層530中形成第一接合圖案520及第二接合圖案540。第一接合圖案520及第二接合圖案540可包含金屬（例如，銅），且可形成接合結構。

實例性實施例提供一種積體度得以提高的3D鐵電記憶體裝置。亦即，根據實例性實施例的3D鐵電記憶體裝置可具有增大的記憶體窗口，且3D鐵電記憶體裝置的閘極絕緣圖案可具有提高的耐久性。

本文中揭露了實例性實施例，且儘管採用了特定用語，但是其僅出於一般性及描述性的含義使用及加以解釋，而並非出於限制的目的。在一些情況下，對於本申請案提出申請時此項技術中具有通常知識者而言顯而易見的是，除非另外特別說明，否則結合特定實施例闡述的特徵、特性及/或元件可單獨使用，或者與結合其他實施例闡述的特徵、特性及/或元件組合使用。因此，熟習此項技術者將理解，可在不背離以下申請專利範圍中所述的本發明的精神及範圍的情況下進行形式及細節上的各種改變。

100:第一基板 105:雜質區 110:第一層間絕緣層 120:第一配線 130:第二層間絕緣層 140:第一犧牲層 145:第一絕緣圖案 150:第三層間絕緣層 160:第二犧牲層 170:第二開口 175:第六開口 180:導電圖案 190:第一閘極絕緣圖案 200:第一源極/汲極圖案 205:第三源極/汲極圖案 210:第一通道 212:第二通道 214:第三通道 216:第四通道 220:第二源極/汲極圖案 240:第四開口 250:間隙 260:鐵電層 265:鐵電圖案 270:第二配線 280:第二絕緣圖案 290:第四層間絕緣層 300:第一接觸插塞 310:第五層間絕緣層 320:第三配線 350:填充圖案 390:第七層間絕緣層 400:第六層間絕緣層圖案 410:蝕刻終止層 415:第二閘極絕緣圖案 420:閘極電極 430:閘極結構 440:第二接觸插塞 450:第八層間絕緣層 460:第四配線 470:第三接觸插塞 480:第五配線 490:第四接觸插塞 500:第九層間絕緣層 510:第十層間絕緣層 520:第一接合圖案 530:第十一層間絕緣層 540:第二接合圖案 600:第二基板 A-A':線 A _I、A _F:面積 D1:第一方向 D2:第二方向 D3:第三方向 H1:第一高度/高度 H2:第二高度/高度 W1:第一寬度 W2:第二寬度 X、Y:部分/放大部分

藉由參照附圖詳細闡述示例性實施例，對於熟習此項技術者而言，特徵將變得顯而易見，在附圖中： 圖1是根據實例性實施例的三維鐵電記憶體裝置的立體圖。 圖2A及圖2B分別是圖1的平面圖及圖2A所示放大部分「X」。 圖3A及圖3B分別是圖2A的剖視圖及圖3A所示放大部分「Y」。 圖4是根據第一閘極絕緣圖案的面積相對於鐵電圖案的面積的比率（A _I/A _F）的極化遲滯曲線。 圖5、圖7、圖9、圖11、圖13、圖15、圖17及圖19是示出根據實例性實施例的製造三維鐵電記憶體裝置的方法中的各階段的平面圖，且圖6、圖8、圖10、圖12、圖14、圖16、圖18及圖20分別是沿著對應的平面圖所示線A-A'截取的剖視圖。 圖21及圖22是示出根據實例性實施例的三維鐵電記憶體裝置的平面圖及剖視圖。 圖23是示出根據實例性實施例的三維鐵電記憶體裝置的剖視圖。 圖24及圖25是示出根據實例性實施例的製造三維鐵電記憶體裝置的方法中的各階段的剖視圖。 圖26及圖27是示出根據實例性實施例的三維鐵電記憶體裝置的平面圖及剖視圖。 圖28及圖30是示出根據實例性實施例的製造三維鐵電記憶體裝置的方法中的各階段的平面圖，且圖29、圖31及圖32分別是沿著對應的平面圖所示線A-A'截取的剖視圖。 圖33是示出根據實例性實施例的三維鐵電記憶體裝置的剖視圖。 圖34是示出根據實例性實施例的三維鐵電記憶體裝置的平面圖，且圖35及圖36是三維鐵電記憶體裝置的剖視圖。 圖37是示出根據實例性實施例的三維鐵電記憶體裝置的剖視圖。 圖38是示出根據實例性實施例的三維鐵電記憶體裝置的剖視圖。

120:第一配線

130:第二層間絕緣層

180:導電圖案

190:第一閘極絕緣圖案

200:第一源極/汲極圖案

220:第二源極/汲極圖案

265:鐵電圖案

270:第二配線

300:第一接觸插塞

320:第三配線

Claims (10)

1. 一種三維鐵電記憶體裝置，包括： 基板； 通道，在所述基板上，所述通道在與所述基板的上表面實質上垂直的垂直方向上延伸； 閘極絕緣圖案及導電圖案，在與所述基板的所述上表面實質上平行的水平方向上堆疊於所述通道的側壁上且環繞所述通道的所述側壁； 鐵電圖案，接觸所述導電圖案的外側壁的一部分； 閘極電極，接觸所述鐵電圖案； 第一源極/汲極圖案，接觸所述通道的下表面；以及 第二源極/汲極圖案，接觸所述通道的上表面。
2. 如請求項1所述的三維鐵電記憶體裝置，其中所述導電圖案在所述垂直方向上的長度大於所述閘極電極在所述垂直方向上的長度。
3. 如請求項1所述的三維鐵電記憶體裝置，其中所述通道具有在所述垂直方向上延伸的柱形狀。
4. 如請求項1所述的三維鐵電記憶體裝置，其中所述通道具有在所述垂直方向上延伸的中空圓柱形狀。
5. 如請求項1所述的三維鐵電記憶體裝置，其中所述通道包括： 第一通道，具有杯形狀；以及 第二通道，具有杯形狀，所述第二通道接觸所述第一通道的上表面。
6. 如請求項5所述的三維鐵電記憶體裝置，更包括填充圖案，所述填充圖案的下表面及側壁被所述第一通道覆蓋，且所述填充圖案的上表面被所述第二通道覆蓋。
7. 如請求項5所述的三維鐵電記憶體裝置，其中所述第一通道及所述第二通道中的每一者包含二維材料。
8. 一種三維鐵電記憶體裝置，包括： 基板； 通道，在所述基板上，所述通道在與所述基板的上表面實質上垂直的垂直方向上延伸； 閘極絕緣圖案及導電圖案，在與所述基板的所述上表面實質上平行的水平方向上依序堆疊於所述通道的側壁上； 鐵電圖案，接觸所述導電圖案的外側壁的一部分； 閘極電極，接觸所述鐵電圖案； 第一源極/汲極圖案，接觸所述通道的下表面；以及 第二源極/汲極圖案，接觸所述通道的上表面， 其中所述閘極絕緣圖案的在所述通道與所述導電圖案之間且與所述通道及所述導電圖案接觸的部分的面積大於所述鐵電圖案的在所述導電圖案與所述閘極電極之間且與所述導電圖案及所述閘極電極接觸的部分的面積。
9. 如請求項8所述的三維鐵電記憶體裝置，其中所述閘極絕緣圖案的所述部分在所述水平方向上的寬度大於所述鐵電圖案的所述部分在所述水平方向上的寬度。
10. 一種三維鐵電記憶體裝置，包括： 基板； 位元線，在所述基板上，所述位元線在與所述基板的上表面實質上平行的第一方向上延伸； 第一源極/汲極圖案，接觸所述位元線的上表面； 通道，接觸所述第一源極/汲極圖案的上表面，所述通道在與所述基板的所述上表面實質上垂直的垂直方向上延伸； 閘極絕緣圖案及導電圖案，在與所述基板的所述上表面實質上平行的水平方向上堆疊於所述通道的側壁上且環繞所述通道的所述側壁； 鐵電圖案，接觸所述導電圖案的外側壁的一部分； 字元線，接觸所述鐵電圖案，所述字元線在與所述基板的所述上表面實質上平行且與所述第一方向交叉的第二方向上延伸； 第二源極/汲極圖案，接觸所述通道的上表面；以及 源極線，接觸所述第二源極/汲極圖案的上表面，所述源極線在所述第一方向上延伸。

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