SU976442A1

SU976442A1 - Device for scheduling tasks for processors

Info

Publication number: SU976442A1
Application number: SU813283537A
Authority: SU
Inventors: Михаил Павлович Вольнов; Юрий Нахимович Долгин
Original assignee: Серпуховское Высшее Военное Командное Училище Им.Ленинского Комсомола
Priority date: 1981-05-07
Filing date: 1981-05-07
Publication date: 1982-11-23

Description

Изобретение относитс к вычислитель, ной технике и может быть использовано в многопроцессорньгх системах дл обра- .ботки цифровой информации. Известно устройство дл сопр жени процессов, содержащее блок коммутации, блок настройки, блок управлени и блок передачи, объединенные между собой ьнут ренними шинами и предназначенное дл сопр жени отдельных ЭВМ в единую однородную вычислительную систему f l. Недостатком указанного устройства вл етс его существенна сложность и сравнительно невысока производительност Наиболее близким к изобретению по технической сущности и достигаемому результату вл етс устройство дл распределени заданий процессорам, содержащее И процессоров, регистр сдвига, регистр готовности процессоров, первый блок из групп элементов И и первый блок из И групп элементов ИЛИ 2. Недостатком устройства вл етс низка гфоизводителыюсть, вл юща с след ствием простоев в работе устройства в случае, когда число свободных от работы процессоров меньше требуемого количества . Целью изобретени вл етс увеличение пропускной способности устройства. Поставленна цель достигаетс тем, что в устройство дл распределени заданий 1фоцессс рам, содержащее регистр готовности процессоров, регистр сдвига, первую группу из И блоков элементов И (где И- число гфоцессоров) и первую группу из элементов ИЛИ, причем -пр мые выходы регистра готовности 1чюцесс ов соединены с первыми входами соответствук цих блоков элементов И первой группы , выходы которых соединены с соответствующими выходами группы информгщионных выходов устройства и с входами соответс-гвующих элементов ИЛИ первой группы, выходы которых соединены с груш пой входов сброса регистров готовности 1фоцесссров, группа информационных входов которого соединена с группой входо; готовности устройства, введены кодовый селектор, втора группа из И блоков элементов И, втора группа из И элементов ИЛИ, элемент И причем первые входы каждого блока элементов И второй группы соединены с первыми входами одноименных блоков, элементов первой группы И, выходы каждого блока элементов И второй группы - с соответствующими выходами группы информационных выходов устройства и с входами соответствующих элементов ИЛИ второй группы, выходы ко торых .соединены с группой входное сброса .регистра готовности процессоров, инверсный выход каждого i-ro ( /i I... м) разр да регистра готовности процессоров со- единены с вторыми входами (i-H)-ro 6jjo ка элементов И первой и второй групп, второй вход первого блока элементов И и третьи входы остальных блоков элементов И первой группы соединены с первым вы° ходом кодового селектора, второй вход первого и третьи входы остальных блоков элементов И соединены с вторым выходом кодового селектора, первый вход которого соединен с адресным входом устройства, второй Вход кодового селектора соединен р числовым входом устройства, группа входов кодового селектора соединена с . группой выходов регистра сдвига, вход которогосоединен с тактовым входом устройства , сигнальный выход устройства со единен с выходом элемента И, входы которого соединены с пр мыми выходами ореристра готовности процессоров. Кроме того, кодовый селектор содержит 2 И регистров и треугольную матрицу элементов сравнени размерности (yyi-l ) ( VYV- l), (где/п ) каждыйэлемент сравнени которой в свою очередь содержит схему сравнени и два блока . элементов И, причем первый вход каждого регистра, соединен с первым входом ко дового селектора, второй вход каждого регистра соединен с вторым входом кодового селектора, первый вьбсод первого ре гистра соединен с первым входом каждой схемы сравнени первой строки феугольной матрицы элементов сравнени , .;а первые выходы каждого i -го регистра, начина с второго, соединены с первым входом каждой схемы сравнени i -ой стр ки треугольной матрищы элементов сравнени и к второму входу каждой схемы сравнени Л-го столбца треугольной матрицы элементов сравнени , выход схемы сравнени каждого элемента сравнени треугольной матрицы элементов сравнеНИН соединен с первыми входами обоих блоков элементов И своего элемента сравнени треугольной матрицы элементов сравнени , вторые входы котсрых соединены между собой и с соответствующим Входом группы входов кодового селектора , вторые выходы первого регистра соединены с третьими входами каждого первого блока элементов И первой строки треугольной матрицы элементов сравнени , а вторые выходы каждого -i-ro регистра, начина с второго, соединены с третьими входами каждого первого блока элементов И 4 -ой строки треугольной матрицы элементов сравнени и с третьими выходами каждого второго блока элементов И i -го столбца треугольной матрицы элементов сравнени , выходы первых блоков элементов И каждой строки треугольной матрицы элементов сравнени соединены с первым выходом кодового селектора, выходы вторых блоков элементов И каждой строки треугольной матрицы элементов сравнени соединены с вторым выходом кодового селектора. На фиг. 1- гфиведена структурна схема устройства дл распределени заданий процессорам; на фиг. 2 - структурна схема кодового селектора. Устройство содержит регистр 1 готовности процессфов, группы блоков элемен- тов И 2 и 3, группы элементов ИЛИ 4 и 5, регистр 6 сдвига, кодовый селектор 7, элемент И 8, тактовый вход 9 устройства , сигнальный выход 10 устройства, адресйый вход 11 устройства, числовой вход 12 устройства, выходы 13 и 14 кодового селектора 7, группу информационных выходов 15 устройства, группу входов 16 готовности устройства, группу входов 17 кодового селектора 7. Кодовый селектор содержит регистр 18, треугольную матрицу 19 элементов сравнени . Элементы 2О сравнени матрицы 19 содержат схему 21 сравнени , блоки 22 п 23 элементов И. Принцип работы устройства основан на предварительном формировании заданий процессорам, заключающемс в том, что все множество операндов, предназначенное дл решени в данном цикле вычислений, при помощи кодового селектора 7 разбиваетс по общему адресному ;призн акУ на пары операвдов, взаимодействующих между собой. Последующее распределение полученных таким образом ,пар операндов по процессорам 1д оизводитс по мере готовности процессс ов к работе, причем каждый операнд несет помимо числовой информации значение кода операций, выполн емых над данной парой, что исключает необходимость обращени к пам ти. Указанное распределение обеспечиваетс ;Парал-, лельной работой группы блоков 2 совместно с агруппой элементов ИЛИ 4 и группы блоков 3 совместно с группой элементов ИЛИ 5, которые осуществл юг коммутацию выделенных пар операндов кодовым селектором 7 на выходы 15.The invention relates to computer technology and can be used in multiprocessing systems for processing digital information. A device for interfacing processes is known, comprising a switching unit, a setting unit, a control unit and a transmission unit, interconnected by mobile buses and designed for interfacing individual computers into a single homogeneous computing system f l. The disadvantage of this device is its essential complexity and relatively low performance. The closest to the invention in terms of technical essence and the achieved result is a device for distributing tasks to processors, which contains And processors, shift register, processor readiness register, first block of groups of elements And and first block of AND groups of elements OR 2. The disadvantage of the device is the low performance of the device, which is a consequence of downtime in the operation of the device in the case when the number of Bodnya from work processors less than the required amount. The aim of the invention is to increase the capacity of the device. The goal is achieved by the fact that the device for distributing tasks of 1frame, containing the processor readiness register, shift register, the first group of AND blocks of AND elements (where is the number of HF processors) and the first group of OR elements, and the direct readings of the readiness register The first steps are connected to the first inputs of the corresponding blocks of elements AND of the first group, the outputs of which are connected to the corresponding outputs of the group of information outputs of the device and with the inputs of the corresponding elements OR of the first group, output the ports of which are connected to the pears and the inputs of the reset of the readiness registers of 1-processors, the group of informational inputs of which is connected to the input group; device readiness, code selector, second group of AND blocks of elements AND, second group of AND elements OR, element And, the first inputs of each block of elements AND of the second group are connected to the first inputs of the same blocks, elements of the first group AND, outputs of each block of AND elements the second group - with the corresponding outputs of the group of information outputs of the device and with the inputs of the corresponding elements OR of the second group, the outputs of which are connected to the input reset group. of the processor readiness register, inverse you each i-ro (/ i I ... m) bit of the processor readiness register is connected to the second inputs (iH) -ro 6jjo of the first and second elements of the first and second groups, the second input of the first block of the And elements, and the third inputs of the remaining blocks elements of the first group are connected to the first output of the code selector, the second input of the first and third inputs of the remaining blocks of elements are connected to the second output of the code selector, the first input of which is connected to the address input of the device, the second input of the code selector is connected to the numeric input of the device, group inputs to ovogo selector connected to. the group of outputs of the shift register, the input of which is connected to the clock input of the device, the signal output of the device is connected to the output of the element I, the inputs of which are connected to the direct outputs of the processor ready processor. In addition, the code selector contains 2 AND registers and a triangular matrix of comparison elements of dimension (yyi-l) (VYV-l), (where / n) each comparison element, in turn, contains a comparison circuit and two blocks. elements And, the first input of each register is connected to the first input of the code selector, the second input of each register is connected to the second input of the code selector, the first input of the first register is connected to the first input of each comparison circuit of the first row of the comparison matrix,. the first outputs of each i-th register, starting with the second, are connected to the first input of each comparison circuit of the i-th line of the triangular matrix of comparison elements and to the second input of each comparison circuit of the L-th column of the triangular matrix el Comparison elements, the output of the comparison circuit of each element of the comparison of the triangular matrix of the elements of the Comparator is connected to the first inputs of both blocks of elements AND its comparison element of the triangular matrix of the elements of comparison, the second inputs of which are connected to each other and the corresponding Input of the group of inputs of the code selector, the second outputs of the first register are connected the third inputs of each first block of elements And the first row of the triangular matrix of comparison elements, and the second outputs of each -i-ro register, starting with the second connected to the third inputs of each first block of elements AND the 4th row of a triangular matrix of comparison elements and with the third outputs of each second block of elements AND the i -th column of a triangular matrix of comparison elements; the outputs of the first blocks of AND elements of each row of a triangular matrix of comparison elements are connected to the first the output of the code selector; the outputs of the second blocks of the elements AND of each row of the triangular matrix of the comparison elements are connected to the second output of the code selector. FIG. 1-gifived is a block diagram of an apparatus for distributing tasks to processors; in fig. 2 is a schematic diagram of a code selector. The device contains the register 1 of the availability of processes, groups of blocks of elements AND 2 and 3, groups of elements OR 4 and 5, shift register 6, code selector 7, element 8, device clock input 9, device signal output 10, device address input 11 device numerical input 12, outputs 13 and 14 of code selector 7, device information output group 15, device readiness input group 16, code selector input group 17 7. The code selector contains a register 18, a triangular matrix of comparison elements 19. Comparison elements 2O of matrix 19 contain a comparison scheme 21, blocks 22 and 23 of elements I. The principle of operation of the device is based on the preliminary formation of tasks for processors, namely, that the entire set of operands intended to be solved in a given computation cycle is split using the code selector 7 according to the general address; recognized by the ACU on pairs of operands interacting with each other. The subsequent distribution of the pairs of operands obtained in this way by the 1d processors is produced as the processes are ready for operation, with each operand carrying, in addition to numerical information, the code of operations performed on this pair, which eliminates the need to access the memory. The specified distribution is provided by the parallel operation of a group of blocks 2 together with an aggroup of elements OR 4 and a group of blocks 3 together with a group of elements OR 5, which carried out south switching of the selected pairs of operands by code selector 7 to outputs 15.

II

Устройство работает следующим образом .The device works as follows.

На выходы 11 и 12 устройства подаетс соответственно адресный гфизнак и операнд с кодом операции. Эта информаци заноситс в регистры 18 кодового селектора 7. Она представл ет собой множество операндов, реализуемых в данном цикле вычислений и соответствующие им адресные признаки.At outputs 11 and 12 of the device, respectively, an address signal and an operand with an operation code are supplied. This information is entered into the registers 18 of the code selector 7. It represents the set of operands implemented in a given cycle of calculations and the corresponding address characteristics.

Каждый операнд, подаваемый по входу 12, представл ет собой двоичный код, часть разр дов которого определ ет необходимую дл обработки числовую информацию , а друга часть - код операции, выполн емой над этим числом. Адресные признаки, подаваемые на входы 11, также , представл ют собой двоичные коды, одинаковые дл каждой пары взаимодействующих между собой операндов. Таким образом, в каждый из регистров 18 кодового селектора 7 записываетс адресный 1ризнак и соответствующий ему операнд с кодом операции.Each operand supplied at input 12 is a binary code, part of the bits of which defines the numerical information necessary for processing, and the other part is the operation code performed on this number. The address indicia applied to inputs 11 are also binary codes, the same for each pair of operands interacting with each other. Thus, in each of the registers 18 of the code selector 7, an address character and an operand corresponding to it with an operation code are written.

Кодовый селектор 7 при помощи треугольной матрицы 19 сравнени обеспечивает разделение множества операндов на пары, которые попарно через выходы 13 и 14 кодового селектора 7 подаютс на входы блоков 2 и 3.The code selector 7 by means of a triangular comparison matrix 19 provides for the division of the set of operands into pairs, which in pairs through the outputs 13 and 14 of the code selector 7 are fed to the inputs of blocks 2 and 3.

Разделение пар операндов во времени обеспечиваетс за счет регистра 6, На вход регистра 6 через тактовый вход 9 устройства подаетс входна последовательность импульсов заданной частоты, котора осуществл ет запись единицы и ее последующий поразр дный циклический сдвиг, за счет чего на выходах регистра 6 формируетс тактова сетка с временным сдвигом, равным периоду следовани входной последовательности импульсов, котора через входы 17 кодового селектора 7 поступает на блоки 22 и 23 элементов 2 О треугольной матрицы 19 сравненн . Число разр дов регистра 6 также как и число элементов 2О треугольной матрицы 19 сравнени кодового селектора 7 равно максимальному числу пар one- равдов, участвующих в работе.The separation of pairs of operands in time is provided by the register 6. An input sequence of pulses of a given frequency is fed to the input of register 6 through the clock input 9 of the device, which records the unit and its subsequent bitwise cyclic shift, thereby creating a clock grid at the outputs of register 6 with a time shift equal to the follow-up period of the input pulse sequence, which, through the inputs 17 of the code selector 7, enters the blocks 22 and 23 of the elements 2 O of the triangular matrix 19 compared. The number of bits of register 6 as well as the number of elements 2O of the triangular matrix 19 of the comparison of the code selector 7 is equal to the maximum number of pairs of one-rabbits participating in the work.

Таким образом формируетс задание на работу процессорам в данном цикле вычислений .In this way, the task for the work of the processors in this cycle of calculations is formed.

Распределение заданий процессорам осуществл етс по готовности процессоров , котора регистрируетс соответствующими разр дами регистра 1. Информаци о готовности процессоров записываетс в регистр 1 сигналами готовности, подаваемыми с входов 16, а обнул етс по мере загрузки процессоров через элементы ИЛИ 4 и 5.The assignment of tasks to processors is performed by processor availability, which is recorded by the corresponding register bits 1. Information about processor availability is recorded in register 1 by ready signals sent from inputs 16, and zeroed as the processors load through the elements OR 4 and 5.

Первый операвд с выхода 13 селектора 7 поступает на входы каждого блока 2 а втсрой операнд с выходов 14 селектора 7 одновременно с первым подаетс на входы каждого блока 3. Прохождение операндов через блоки 2 и 3 обеспечиваетс разрещающим сигналом готовности процессоров , который подаетс с группы пр мых выходов регистра 1, на входы соответствующих блоков 2 и 3. Во избежание назначени одного задани на несколько процессоров в устройстве предусмотрен загрет назначени заданий на каждый последующий процессор, если предыдущий готов к работе. Дл этого инверсный выход каждого -го разр да регистра 1 готовности процессоров соединен с входами блоков 2 и 3, блоков 4 и 8 элементов И.The first operand from the output 13 of the selector 7 is fed to the inputs of each block 2 and the second operand from the outputs 14 of the selector 7 simultaneously with the first is fed to the inputs of each block 3. The passage of the operands through blocks 2 and 3 is provided with a permissive processor readiness signal the outputs of register 1, to the inputs of the corresponding blocks 2 and 3. To avoid assigning one task to several processors, the device provides for the assignment of tasks to each subsequent processor if the previous one is ready for operation. For this, the inverse output of each th register register 1 readiness is connected to the inputs of blocks 2 and 3, blocks 4 and 8 of the elements I.

Таким образом, с выходов соответствующих пар блоков 2 и 3 кажда пара операндов поочередно поступает на входы готового к работе процессора.Thus, from the outputs of the respective pairs of blocks 2 and 3, each pair of operands is alternately fed to the inputs of a ready-to-work processor.

Распределение заданий процессорам производитс до тех пор, пока не будут получены сигналы готовности всех V процессоров . Эти сигналы подаютс с пр мых выходов регистра 1 готовности процессоров на входы элемента И 8, который по готовности всех Vi процессоров выдает на выход 1О устройства сигнал готовности к приему новой группы операндов.The assignment of tasks to the processors is carried out until readiness signals of all V processors are received. These signals are sent from the direct outputs of the processor readiness register 1 to the inputs of the And 8 element, which, when all Vi processors are ready, outputs to the output 1O of the device a readiness signal to receive a new group of operands.

Кодовый селектор 7 работает следующим образом.Code selector 7 works as follows.

Claims

The address indications of the operands recorded in registers 18 from the first group of outputs go to the comparison circuits 21. In this case, the address sign of the operand recorded in the first register 18 is applied to the first inputs of the comparison circuits 21 of the triangular chatry matrix 19 comparison, the address indication of the second operand recorded in the second register 18, is fed to the second input of the comparison circuit 21 of the triangular column 19. The same. In this way, the address signs from all subsequent registers 18 are supplied to the elements of the triangular comparison matrix. In the general case, from the 18th register (2 i Vvtr.l), the address indication is fed to the second inputs of the comparison of the comparison circuits 21 of the 2O (-1) -th column elements and to the first inputs of the comparison schemes of the 2O of the o-row. The address indication of the last operand arrives only at the second inputs of the circuits 21 comparing the elements 20 of the last column of the matrix. In this way, the address indications of all operands involved in the calculations are subjected to pairwise comparison. In case a common address feature occurs for any pair of operands, then the corresponding comparison element 21 generates a signal that indicates the equality of the address characteristics of the operands being compared. This signal from the output of the comparison element 21 arrives at the first inputs of the blocks 22 and 23 of the elements AND of the matrix 19. The block 22 and the block of 23 elements And each element of the 2 O triangular comparison matrix 19 are interrogated by pairs of pulses arriving at the group of inputs 17 of the code selector 7, and if the comparison circuits 21 of the corresponding elements 20 of the triangular matrix 19 compare in this way to the blocks 22 and 23 elements AND the equality of the address signs of the operands, the corresponding pairs of operands coming from the second registers 18 to the inputs of the blocks 22 and 23, pr t move, the outputs 13 and 14 to. The correct selector 7. The application of the invention allows to increase the throughput of the device when assigning tasks to the processors. Claim 1. A device for distributing a task to processors, comprising a processor readiness register, a shift register, a first group of I1 blocks of I elements (where, U1 is the number of processors), and a first group of elements YLI, 1 of which direct outputs of the processor readiness register of the processor are connected to the first the inputs of the corresponding blocks of elements AND of the first group, the outputs of which are connected to the corresponding MVV outputs of the group of information outputs of the device and with the inputs of the corresponding elements OR of the first group, you-f: They are not connected to a group of input inputs of the processor readiness register, a group of information inputs of which are connected to a group of device ready inputs, characterized in that, in order to increase throughput, a code selector is entered into the device, the second group is from AND blocks of elements And the second is group of elements from W the OR elements, the AND element, and the first inputs of each block of the AND elements of the first group are connected to the first inputs of the same blocks of elements of the first group AND, the outputs of each block of elements AND the second group correspond to There are current outputs of the group of information outputs of the device and with the inputs of the corresponding OR elements of the second group. The outputs of which are connected to the group of inputs for resetting the processor readiness register, the inverse output of each i-th (1 1 ... and) bits of the processor readiness register are connected to the second inputs (t4l) -ro of the element block of the first and second groups, BTqjc input the first block of elements And the third inputs of the remaining blocks of elements And groups are connected to the first output of the code selector, the second input of the first and third inputs of the remaining block of elements And connected to the second output, the code selector, the first input of which is connected to the address input of the device, The second input of the code selector is connected to the numeric input of the device, the rpjmna inputs of the code selector are connected to a batch of outputs of the shift register, the input of which is connected to the clock input of the device, the signal output of the device is connected to the output of the And terminal, which inputs are connected to direct outputs of the register of process readiness. 2. The device according to claim 1, differs from the fact that the code selector contains 2VJ registers and a triangular matrix of elements of comparison dimensionality (t-1) (t-1) (where um and), each comparison item is in its own the queue contains a comparison circuit and two blocks of AND elements, the first input of each register is connected to the first input of the code selector, the second input of each regaster is connected to the second input of the code selector, the first output of the first register is connected to the first input of each comparison circuit of the first row of the triangular matrix of elements first outputs of each i-th register, starting with the second, are connected to the first input of each comparison circuit of the row of the triangular matrix of comparison elements to the second input of each comparison circuit. The i-th column of the triangular matrix of comparison elements, the output of the comparison circuit of each a comparison element of a triangular matrix of comparison elements is connected to the first inputs of both blocks of elements AND its comparison element of a triangular matrix of comparison elements whose inputs are interconnected and with the corresponding input tpy niibi of the code selector inputs, the second outputs of the first register are connected to the third inputs of each first block of elements AND rows of the triangular matrix of comparison elements, and the second outputs of each i-th register, beginning with the second, are connected to the third inputs of each first block of elements AND i rows of the third coal matrix of the comparison elements and with the third inputs of each second block of elements AND the i-th column of the triangular matrix of comparison elements, the outputs of the First blocks of the elements AND of each page of the triangular matrix of the elements cf vneny connected to the first output of the code selector, the outputs of the second elements and each block triangular matrix elements string comparator connected with said second swing vn selektsfa code. Sources of ivfsfmatski, which are taken into account when exported 1. Authors certificate of the USSR N 758128, cl. and F i3704, rl978.

2. USSR author's certificate number 629538, cl. QO6 F 9 / GS, 1978 (about the totype). |

four

./Y

I