KR20100080238A - Flash memory device and manufacturing method the same - Google Patents

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Abstract

PURPOSE: A flash memory device and a method for manufacturing the same are provided to improve the breakdown characteristic of the device by regulating the depth of an element isolation film according to voltages. CONSTITUTION: A first substrate(100) includes a first element isolation film(105) and a memory gate including a floating gate(115) and a control gate(125). A first metal wiring(155) is electrically connected with the memory gate. A second substrate(200) includes a second element isolation film and a logic gate. A second metal wiring(255) is electrically connected with the first logic gate. The first metal wiring on the first substrate and the second metal wiring on the second substrate are electrically connected.

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and manufacturing method the same}Flash memory device and manufacturing method thereof {Flash memory device and manufacturing method the same}

실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.Embodiments relate to a flash memory device and a method of manufacturing the same.

플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다. The flash memory device is a nonvolatile storage medium in which stored data is not damaged even when the power is turned off. However, the flash memory device has a relatively high processing speed for writing, reading, and deleting data.

이에 따라, 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.Accordingly, flash memory devices are widely used for data storage of bios, set-top boxes, printers, network servers, and the like of PCs, and are recently used in digital cameras and mobile phones.

플래시 메모리 소자에 있어서, 플로팅 게이트(floating gate)를 사용하는 스택 게이트 타입(stack gate type)과 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조를 이용한 반도체 소자가 사용되고 있다.In flash memory devices, a stack gate type using a floating gate and a semiconductor device using a silicon-oxide-nitride-oxide-silicon (SONOS) structure are used.

그러나, 셀 영역과 주변 회로 영역은 각각 다른 전압을 사용하고 있어, 셀 영역과 주변 회로 영역의 소자분리막이 동일한 크기로 형성되면, 주변 회로 영역의 고전압(high voltage)을 사용하는 게이트에서 항복(breakdown)이 일어나 소자의 신 뢰성이 감소하게 된다.However, since the cell region and the peripheral circuit region use different voltages, and the device isolation layers of the cell region and the peripheral circuit region are formed to have the same size, breakdown is performed at the gate using the high voltage of the peripheral circuit region. ), The reliability of the device is reduced.

실시예는 셀 영역과 주변 회로 영역에 형성되는 소자분리막의 크기를 각각 다르게 형성하여, 신뢰성을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.The embodiment provides a flash memory device capable of improving reliability by forming different sizes of device isolation layers formed in a cell region and a peripheral circuit region, and a method of manufacturing the same.

실시예에 따른 플래시 메모리 소자는 플로팅 게이트 및 컨트롤 게이트가 형성된 메모리 게이트와 제1소자분리막을 포함하는 제1기판; 상기 제1기판 상에 형성되며, 상기 메모리 게이트와 전기적으로 연결된 제1금속배선; 제2소자분리막 및 로직 게이트를 포함하는 제2기판; 및 상기 제2기판 상에 형성되며, 상기 제1로직 게이트와 전기적으로 연결된 제2금속배선을 포함하며, 상기 제1기판과 제2기판은 적층되어 형성되며, 상기 제1기판 상에 형성된 제1금속배선과 상기 제2기판 상에 형성된 제2금속배선은 전기적으로 연결된 것을 포함한다.In an embodiment, a flash memory device may include a first substrate including a memory gate having a floating gate and a control gate and a first device isolation layer; A first metal wire formed on the first substrate and electrically connected to the memory gate; A second substrate including a second device isolation layer and a logic gate; And a second metal wiring formed on the second substrate, the second metal wiring electrically connected to the first logic gate, wherein the first substrate and the second substrate are formed by being stacked, and the first substrate formed on the first substrate. The metal wiring and the second metal wiring formed on the second substrate include those electrically connected.

실시예에 따른 플래시 메모리 소자의 제조 방법은 제1기판에 제1소자분리막을 형성하고, 상기 제1기판에 플로팅 게이트 및 컨트롤 게이트가 형성된 메모리 게이트를 형성하는 단계; 상기 제1기판 상에 상기 메모리 게이트와 전기적으로 연결된 제1금속배선을 형성하는 단계; 제2기판에 제2소자분리막 및 로직 게이트를 형성하는 단계; 상기 제1기판에 형성된 상기 제1금속배선 상에 제2기판을 적층하는 단계; 상기 제2기판 및 제1기판을 관통하는 관통전극을 형성하는 단계; 및 상기 관통전극을 포함하는 상기 제2기판 상에 상기 제1로직 게이트와 전기적으로 연결된 제2 금속배선을 형성하는 단계를 포함하며, 상기 제1기판 상에 형성된 제1금속배선과 상기 제2기판 상에 형성된 제2금속배선은 전기적으로 연결된 것을 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a first device isolation layer on a first substrate and forming a memory gate having a floating gate and a control gate formed on the first substrate; Forming a first metal interconnection electrically connected to the memory gate on the first substrate; Forming a second device isolation layer and a logic gate on the second substrate; Stacking a second substrate on the first metal wiring formed on the first substrate; Forming a through electrode penetrating the second substrate and the first substrate; And forming a second metal wiring electrically connected to the first logic gate on the second substrate including the through electrode, wherein the first metal wiring and the second substrate are formed on the first substrate. The second metal wire formed on the layer includes an electrically connected layer.

실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 메모리 게이트가 형성된 제1기판과 로직 게이트가 형성된 제2기판의 소자분리막의 깊이를 다르게 형성하여, 플래시 메모리 소자의 신뢰성을 향상시킬 수 있다.The flash memory device and the method of manufacturing the same according to the embodiment may improve the reliability of the flash memory device by forming different depths of device isolation layers of the first substrate on which the memory gate is formed and the second substrate on which the logic gate is formed.

또한, 소자에서 사용하는 전압에 따라 소자분리막의 깊이를 다르게 형성하여, 소자의 항복(breakdown) 특성을 개선할 수 있다.In addition, the depth of the device isolation layer may be formed differently according to the voltage used in the device, thereby improving breakdown characteristics of the device.

또한, 메모리 게이트가 형성된 제1기판과 로직 게이트가 형성된 제2기판을 적층시킨 후, 관통전극을 이용하여 상기 제1기판과 제2기판을 전기적으로 연결시킴으로써, 플래시 메모리 소자를 소형화 시킬 수 있다.In addition, after stacking the first substrate on which the memory gate is formed and the second substrate on which the logic gate is formed, the flash memory device can be miniaturized by electrically connecting the first substrate and the second substrate using a through electrode.

이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments will be described with reference to the accompanying drawings.

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of an embodiment according to the present invention, each layer (film), region, pattern or structure may be "on" or "under" the substrate, each layer (film), region, pad or pattern. "On" and "under" include both "directly" or "indirectly" formed through another layer, as described in do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.In the drawings, the thickness or size of each layer is exaggerated, omitted, or schematically illustrated for convenience and clarity of description. In addition, the size of each component does not necessarily reflect the actual size.

도 9는 실시예에 따른 플래시 메모리 소자의 단면도이다.9 is a cross-sectional view of a flash memory device according to an embodiment.

도 9에 도시된 바와 같이, 실시예에 따른 플래시 메모리 소자는 플로팅 게이트(115) 및 컨트롤 게이트(125)가 형성된 메모리 게이트와 제1소자분리막(105)을 포함하는 제1기판(100); 상기 제1기판(100) 상에 형성되며, 상기 메모리 게이트와 전기적으로 연결된 제1금속배선(155); 제2소자분리막(205) 및 제2로직 게이트(215)를 포함하는 제2기판(200); 및 상기 제2기판(200) 상에 형성되며, 상기 제2로직 게이트(215)와 전기적으로 연결된 제2금속배선(255)을 포함하며, 상기 제1기판(100)과 제2기판(200)은 적층되어 형성되며, 상기 제1기판(100) 상에 형성된 제1금속배선(155)과 상기 제2기판(200) 상에 형성된 제2금속배선(255)은 전기적으로 연결된 것을 포함한다.As shown in FIG. 9, a flash memory device according to an embodiment may include a first substrate 100 including a memory gate having a floating gate 115 and a control gate 125 and a first device isolation layer 105; A first metal wire 155 formed on the first substrate 100 and electrically connected to the memory gate; A second substrate 200 including a second device isolation layer 205 and a second logic gate 215; And a second metal wiring 255 formed on the second substrate 200 and electrically connected to the second logic gate 215, wherein the first substrate 100 and the second substrate 200 are formed on the second substrate 200. Silver is formed by being stacked, and the first metal wiring 155 formed on the first substrate 100 and the second metal wiring 255 formed on the second substrate 200 include electrically connected to each other.

이하, 도 1 내지 도 9는 실시에에 따른 플래시 메모리 소자의 공정 단면도이다.1 to 9 are cross-sectional views of a flash memory device according to one embodiment.

우선, 도 1에 도시된 바와 같이, 셀 영역(A) 및 주변 영역(B)이 정의된 제1기판(100)에 제1소자분리막(105)과 제1불순물 영역(101), 제2불순물 영역(102), 제3불순물 영역(103), 제4불순물 영역(104)을 형성한다.First, as shown in FIG. 1, the first device isolation layer 105, the first impurity region 101, and the second impurity are formed on the first substrate 100 on which the cell region A and the peripheral region B are defined. The region 102, the third impurity region 103, and the fourth impurity region 104 are formed.

상기 제1소자분리막(105)은 상기 제1기판(100)에 제1트렌치를 형성한 후, 상기 제1트렌치를 절연물질로 매립하여 형성될 수 있다.The first device isolation layer 105 may be formed by forming a first trench in the first substrate 100 and then filling the first trench with an insulating material.

상기 제1소자분리막(105)은 상기 제1기판(100)의 내부로 제1깊이를 가질 수 있다.The first device isolation layer 105 may have a first depth inside the first substrate 100.

이때, 상기 제1불순물 영역(101)은 딥 N웰(deep N well), 상기 제2불순물 영역(102)과 제3불순물 영역(103)은 P웰(P well), 상기 제4불순물 영역(104)은 N웰(N well)이 될 수 있다.In this case, the first impurity region 101 is a deep N well, the second impurity region 102 and the third impurity region 103 are P wells and the fourth impurity region ( 104 may be an N well.

그리고, 상기 제1불순물 영역(101)과 제2불순물 영역(102)은 셀 영역(A)에 형성되고, 상기 제3불순물 영역(103) 및 제4불순물 영역(104)은 주변 영역(B)에 형성될 수 있다.In addition, the first impurity region 101 and the second impurity region 102 are formed in the cell region A, and the third impurity region 103 and the fourth impurity region 104 are the peripheral region B. Can be formed on.

이후, 상기 제1불순물 영역(101)과 제2불순물 영역(102) 상에는 메모리 게이트가 형성되고, 상기 제3불순물 영역(103) 및 제4불순물 영역(104) 상에는 제1로직 게이트가 형성된다.Thereafter, a memory gate is formed on the first impurity region 101 and the second impurity region 102, and a first logic gate is formed on the third impurity region 103 and the fourth impurity region 104.

이어서, 도 2에 도시된 바와 같이, 상기 제1기판(100)의 셀 영역(A)에 제1터널 산화막(110) 및 플로팅 게이트(115)를 형성한다.Next, as shown in FIG. 2, the first tunnel oxide layer 110 and the floating gate 115 are formed in the cell region A of the first substrate 100.

상기 제1터널 산화막(110) 및 플로팅 게이트(115)는 상기 제1기판(100) 상에 산화막과 폴리실리콘을 형성한 후, 패터닝하여 형성될 수 있다.The first tunnel oxide layer 110 and the floating gate 115 may be formed by patterning an oxide layer and polysilicon on the first substrate 100.

그리고, 도 3에 도시된 바와 같이, 상기 플로팅 게이트(115) 상에 유전체막(120) 및 컨트롤 게이트(125)를 형성하고, 상기 주변 영역(B)에 제2산화막(130)과 제1로직 게이트(135)를 형성한다.3, the dielectric film 120 and the control gate 125 are formed on the floating gate 115, and the second oxide film 130 and the first logic are formed in the peripheral region B. FIG. The gate 135 is formed.

상기 플로팅 게이트(115) 상에 유전체막(120) 및 컨트롤 게이트(125)를 형성하여, 상기 제1터널산화막(110), 플로팅 게이트(115), 유전체막(120) 및 컨트롤 게이트(125)로 이루어진 메모리 게이트가 형성된다.A dielectric film 120 and a control gate 125 are formed on the floating gate 115 to form the first tunnel oxide film 110, the floating gate 115, the dielectric film 120, and the control gate 125. The formed memory gate is formed.

상기 컨트롤 게이트(125)와 제1로직 게이트(135)는 동시에 형성될 수 있다.The control gate 125 and the first logic gate 135 may be formed at the same time.

그리고, 상기 제1기판(100)에 이온주입 공정을 진행하여, 셀 영역(A)에는 제5불순물 영역(142), 제6불순물 영역(141)을 형성하고, 주변 영역(B)에는 제7불순물 영역(143)을 형성할 수 있다.In addition, an ion implantation process is performed on the first substrate 100 to form a fifth impurity region 142 and a sixth impurity region 141 in the cell region A, and a seventh in the peripheral region B. The impurity region 143 may be formed.

상기 제6불순물 영역(141)은 양쪽에 배치된 메모리 게이트에서 공통으로 사용할 수 있는 공통 영역이 될 수 있다.The sixth impurity region 141 may be a common region that can be commonly used in memory gates disposed at both sides.

상기 제7불순물 영역(143)은 상기 제1로직 게이트(135)의 소스 및 드레인 영역이 될 수 있다.The seventh impurity region 143 may be a source and a drain region of the first logic gate 135.

이어서, 도 4에 도시된 바와 같이, 상기 제1기판(100) 상에 제1보호막(137), 제1플러그(145)를 포함하는 제1층간절연막(140)과 제1금속배선(155)을 포함하는 제2층간절연막(150)을 형성할 수 있다.Subsequently, as shown in FIG. 4, the first interlayer insulating layer 140 and the first metal wiring 155 including the first passivation layer 137 and the first plug 145 on the first substrate 100. The second interlayer insulating film 150 may be formed.

상기 제1플러그(145)는 상기 제1층간절연막(140)에 비아홀을 형성한 후, 금속물질을 매립하여 형성될 수 있다.The first plug 145 may be formed by forming a via hole in the first interlayer insulating layer 140 and then filling a metal material.

상기 제1보호막(137)은 상기 메모리 게이트 및 제1로직 게이트를 보호하기 위해 형성될 수 있다.The first passivation layer 137 may be formed to protect the memory gate and the first logic gate.

상기 제1금속배선(155)은 하부의 제1로직 게이트들과 전기적으로 연결될 수 있다.The first metal wire 155 may be electrically connected to first logic gates below.

상기 제2층간절연막(15)은 TEOS(Tetra Ethyl Ortho Silicate)로 형성될 수 있다.The second interlayer insulating layer 15 may be formed of TEOS (Tetra Ethyl Ortho Silicate).

그리고, 도 5에 도시된 바와 같이, 제2기판(200)에 제2소자분리막(205)과 제 8불순물 영역(201), 제9불순물 영역(202), 제10불순물 영역(203)을 형성한다.As shown in FIG. 5, the second device isolation layer 205, the eighth impurity region 201, the ninth impurity region 202, and the tenth impurity region 203 are formed on the second substrate 200. do.

상기 제2소자분리막(205)은 상기 제2기판(200)에 제2트렌치를 형성한 후, 상기 제2트렌치를 절연물질로 매립하여 형성될 수 있다.The second device isolation layer 205 may be formed by forming a second trench in the second substrate 200 and then filling the second trench with an insulating material.

상기 제2소자분리막(205)은 상기 제2기판(200)의 내부로 제2깊이를 가지며, 상기 제1기판(100)에 형성된 상기 제1소자분리막(105)보다 깊게 형성될 수 있다.The second device isolation layer 205 may have a second depth inside the second substrate 200, and may be formed deeper than the first device isolation layer 105 formed on the first substrate 100.

예를 들어, 상기 제1소자분리막(105)은 300 nm의 깊이로, 상기 제2소자분리막(205)은 400 nm의 깊이로 형성될 수 있다.For example, the first device isolation layer 105 may be formed to a depth of 300 nm, and the second device isolation layer 205 may be formed to a depth of 400 nm.

이는, 상기 제1기판(100)에 형성된 메모리 게이트에 사용되는 전압(voltage)보다 상기 제2기판(200)에서 사용되는 전압(voltage)가 더 높기 때문에, 상기 제2소자분리막(205)이 보다 깊게 형성될 수 있다.This is because the voltage used in the second substrate 200 is higher than the voltage used in the memory gate formed on the first substrate 100. Can be deeply formed.

즉, 본 실시예에서는 소자에서 사용하는 전압에 따라 소자분리막의 깊이를 다르게 형성하여, 소자의 항복(breakdown) 특성을 개선할 수 있다.That is, in the present embodiment, the depth of the device isolation layer may be formed differently according to the voltage used in the device, thereby improving breakdown characteristics of the device.

이때, 상기 제8불순물 영역(201)은 딥 N웰(deep N well), 상기 제9불순물 영역(202)은 P웰(P well), 상기 제10불순물 영역(203)은 N웰(N well)이 될 수 있다.In this case, the eighth impurity region 201 is a deep N well, the ninth impurity region 202 is a P well, and the tenth impurity region 203 is an N well. Can be

그리고, 실시예에서는 상기 제1기판(100)의 주변 영역(B)에 상기 제1로직 게이트(135)가 형성되지만, 이에 한정되지 않고, 상기 제1로직 게이트(135)는 상기 제2기판(200)에 형성될 수 있다.In an embodiment, the first logic gate 135 is formed in the peripheral region B of the first substrate 100. However, the present invention is not limited thereto, and the first logic gate 135 may be formed of the second substrate. 200).

상기 제1로직 게이트(135)는 상기 제2로직 게이트(215)보다 낮은 전압을 사용할 수 있다.The first logic gate 135 may use a lower voltage than the second logic gate 215.

그리고, 도 6에 도시된 바와 같이, 상기 제2기판(200) 상에 제3터널 산화 막(210), 제2로직 게이트(215) 및 제11불순물 영역(216)을 형성한다.As shown in FIG. 6, a third tunnel oxide film 210, a second logic gate 215, and an eleventh impurity region 216 are formed on the second substrate 200.

상기 제3터널 산화막(210) 및 제2로직 게이트(215)는 상기 제2기판(200) 상에 산화막 및 폴리실리콘막을 형성한 후 패터닝되어 형성될 수 있으며, 상기 제11불순물 영역(216)은 이온주입 공정으로 형성될 수 있다.The third tunnel oxide layer 210 and the second logic gate 215 may be formed by forming an oxide layer and a polysilicon layer on the second substrate 200 and then patterning the oxide layer 216. It may be formed by an ion implantation process.

상기 제11불순물 영역(216)은 소스 및 드레인 영역이 될 수 있다.The eleventh impurity region 216 may be a source and a drain region.

이때, 상기 제2로직 게이트(215)는 상기 제1기판(100)에 형성된 메모리 게이트나 제1로직 게이트보다 높은 전압(voltage)을 사용하여 동작할 수 있다.In this case, the second logic gate 215 may operate using a voltage higher than that of the memory gate or the first logic gate formed on the first substrate 100.

즉, 상기 제2로직 게이트(215)는 프로그램(program)하고 소거(erase)하기 위해 사용되는 고전압 트랜지스터이다.That is, the second logic gate 215 is a high voltage transistor used for programming and erasing.

이어서, 도 7에 도시된 바와 같이, 상기 제2기판(200) 상에 제2보호막(237), 제2플러그(245)를 포함하는 제3층간절연막(240)과 제2금속배선(255)을 포함하는 제4층간절연막(250)을 형성할 수 있다.Subsequently, as shown in FIG. 7, the third interlayer insulating layer 240 and the second metal wiring 255 including the second passivation layer 237 and the second plug 245 on the second substrate 200. A fourth interlayer insulating film 250 may be formed.

상기 제2플러그(245)는 상기 제3층간절연막(240)에 비아홀을 형성한 후, 금속물질을 매립하여 형성될 수 있다.The second plug 245 may be formed by forming a via hole in the third interlayer insulating layer 240 and then filling a metal material.

상기 제2보호막(237)은 상기 제2로직 게이트를 보호하기 위해 형성될 수 있다.The second passivation layer 237 may be formed to protect the second logic gate.

상기 제2금속배선(255)은 하부의 제2로직 게이트들과 전기적으로 연결될 수 있다.The second metal wire 255 may be electrically connected to the second logic gates below.

그리고, 도 8에 도시된 바와 같이, 상기 제1기판(100) 상에 상기 제2기판(200)을 적층(stack)하고, 상기 제2기판(200) 및 제2층간절연막(15)을 관통하는 비아홀을 형성한 후, 상기 비아홀에 금속물질을 매립하여 관통전극(300)을 형성한다.As shown in FIG. 8, the second substrate 200 is stacked on the first substrate 100, and the second substrate 200 and the second interlayer insulating layer 15 are penetrated. After the via hole is formed, a through electrode 300 is formed by filling a metal material in the via hole.

상기 제2기판(200) 및 제2층간절연막(15)을 관통하는 비아홀은 상기 제1기판(100) 상에 형성된 상기 제1금속배선(155)을 노출시킬 수 있으며, 상기 관통전극(300)은 상기 제1기판(100) 상에 형성된 제1금속배선(155)과 전기적으로 연결될 수 있다.The via hole penetrating the second substrate 200 and the second interlayer insulating layer 15 may expose the first metal wiring 155 formed on the first substrate 100, and the through electrode 300 may be exposed. May be electrically connected to the first metal wire 155 formed on the first substrate 100.

상기 관통전극(300)은 CVD(Chemical Vapor Deposition) 공정을 이용하여 W 또는 Cu 등으로 형성될 수 있다.The through electrode 300 may be formed of W, Cu, or the like by using a chemical vapor deposition (CVD) process.

이때, 상기 제1기판(100)과 제2기판(200)은 상기 제2층간절연막(150)에 의해 절연될 수 있으며, 상기 제1기판(100)과 제2기판(200)을 절연하기 위한 층이 추가로 삽입될 수 있다.In this case, the first substrate 100 and the second substrate 200 may be insulated by the second interlayer insulating layer 150, and insulate the first substrate 100 and the second substrate 200. Layers may be inserted further.

이때, 상기 제1기판(100)과 제2기판(200)은 SiP(System in a Chip) 방식으로 적층되어 시스템 레벨의 고집적화를 실현할 수 있다.In this case, the first substrate 100 and the second substrate 200 may be stacked in a system in a chip (SiP) manner to achieve high system level integration.

이어서, 도 9에 도시된 바와 같이, 상기 제4층간절연막(250) 상에 제3금속배선(265) 및 제5층간절연막(260)을 형성한다.Next, as shown in FIG. 9, a third metal wiring 265 and a fifth interlayer insulating film 260 are formed on the fourth interlayer insulating film 250.

이때, 상기 제3금속배선(265)은 상기 관통전극(300)과 연결될 수 있으며, 상기 제3금속배선(265)이 상기 관통전극(300)과 연결됨으로 인해, 상기 제3금속배선(265)은 상기 제1기판(100) 상에 형성된 제1금속배선(155)과 전기적으로 연결될 수 있다.In this case, the third metal wiring 265 may be connected to the through electrode 300, and since the third metal wiring 265 is connected to the through electrode 300, the third metal wiring 265. May be electrically connected to the first metal wire 155 formed on the first substrate 100.

또한, 상기 제2금속배선(255)과 제3금속배선(265)이 연결되어, 상기 제2금속 배선(255)도 상기 제1금속배선(155)과 연결될 수 있다.In addition, the second metal wiring 255 and the third metal wiring 265 may be connected, and the second metal wiring 255 may also be connected with the first metal wiring 155.

실시예에서는 상기 제2기판(200) 상에 상기 제2금속배선(255)과 제4층간절연막(250)을 형성한 후, 상기 제1기판(100)과 제2기판(200)을 적층하여 상기 관통전극(300)을 형성하였지만, 이에 한정되지 않고, 상기 제2기판(200)에 상기 제2금속배선(255)이 형성되기 전, 상기 관통전극(300)을 형성할 수 있다.In an embodiment, after forming the second metal wiring 255 and the fourth interlayer insulating film 250 on the second substrate 200, the first substrate 100 and the second substrate 200 are stacked. Although the through electrode 300 is formed, the present invention is not limited thereto, and the through electrode 300 may be formed before the second metal wiring 255 is formed on the second substrate 200.

이상에서 설명한 바와 같이, 실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 메모리 게이트가 형성된 제1기판과 로직 게이트가 형성된 제2기판의 소자분리막의 깊이를 다르게 형성하여, 플래시 메모리 소자의 신뢰성을 향상시킬 수 있다.As described above, the flash memory device and the method of manufacturing the same according to the embodiment form different depths of device isolation layers of the first substrate on which the memory gate is formed and the second substrate on which the logic gate is formed, thereby improving reliability of the flash memory device. You can.

또한, 소자에서 사용하는 전압에 따라 소자분리막의 깊이를 다르게 형성하여, 소자의 항복(breakdown) 특성을 개선할 수 있다.In addition, the depth of the device isolation layer may be formed differently according to the voltage used in the device, thereby improving breakdown characteristics of the device.

또한, 메모리 게이트가 형성된 제1기판과 로직 게이트가 형성된 제2기판을 적층시킨 후, 관통전극을 이용하여 상기 제1기판과 제2기판을 전기적으로 연결시킴으로써, 플래시 메모리 소자를 소형화 시킬 수 있다.In addition, after stacking the first substrate on which the memory gate is formed and the second substrate on which the logic gate is formed, the flash memory device can be miniaturized by electrically connecting the first substrate and the second substrate using a through electrode.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되 는 것으로 해석되어야 할 것이다.Although described above with reference to the embodiment is only an example and is not intended to limit the invention, those of ordinary skill in the art to which the present invention does not exemplify the above within the scope not departing from the essential characteristics of this embodiment It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to these modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1 내지 도 9는 실시에에 따른 플래시 메모리 소자의 공정 단면도이다.1 to 9 are process cross-sectional views of a flash memory device according to an embodiment.

Claims (10)

플로팅 게이트 및 컨트롤 게이트가 형성된 메모리 게이트와 제1소자분리막을 포함하는 제1기판;A first substrate including a memory gate on which a floating gate and a control gate are formed and a first device isolation layer; 상기 제1기판 상에 형성되며, 상기 메모리 게이트와 전기적으로 연결된 제1금속배선;A first metal wire formed on the first substrate and electrically connected to the memory gate; 제2소자분리막 및 로직 게이트를 포함하는 제2기판; 및A second substrate including a second device isolation layer and a logic gate; And 상기 제2기판 상에 형성되며, 상기 제1로직 게이트와 전기적으로 연결된 제2금속배선을 포함하며,A second metal wire formed on the second substrate and electrically connected to the first logic gate; 상기 제1기판과 제2기판은 적층되어 형성되며,The first substrate and the second substrate is formed by laminating, 상기 제1기판 상에 형성된 제1금속배선과 상기 제2기판 상에 형성된 제2금속배선은 전기적으로 연결된 것을 포함하며,The first metal wire formed on the first substrate and the second metal wire formed on the second substrate may be electrically connected. 상기 제1기판 상에 형성된 제1금속배선과 상기 제2기판 상에 형성된 제2금속배선은 관통전극에 의해 전기적으로 연결되고,The first metal wiring formed on the first substrate and the second metal wiring formed on the second substrate are electrically connected by through electrodes. 상기 관통전극은 상기 제1기판 또는 제2기판을 관통하여 형성된 것을 포함하는 플래시 메모리 소자.And the through electrode is formed through the first substrate or the second substrate. 제 1항에 있어서,The method of claim 1, 상기 제2기판에 형성된 상기 제1로직 게이트는 상기 메모리 게이트보다 고전압(high voltage)을 사용하는 것을 포함하는 플래시 메모리 소자.And the first logic gate formed on the second substrate uses a higher voltage than the memory gate. 제 1항에 있어서,The method of claim 1, 상기 제2소자분리막은 상기 제1소자분리막보다 깊게 형성된 것을 포함하는 플래시 메모리 소자.And the second device isolation layer is formed deeper than the first device isolation layer. 제 1항에 있어서,The method of claim 1, 상기 제1기판 또는 제2기판에는 상기 제2기판에 형성된 상기 제1로직 게이트보다 저전압(low voltage)을 사용하는 제2로직 게이트가 더 형성된 것을 포함하는 플래시 메모리 소자.And a second logic gate having a lower voltage than the first logic gate formed in the second substrate, on the first substrate or the second substrate. 제1기판에 제1소자분리막을 형성하고, 상기 제1기판에 플로팅 게이트 및 컨트롤 게이트가 형성된 메모리 게이트를 형성하는 단계;Forming a first device isolation layer on a first substrate, and forming a memory gate having a floating gate and a control gate formed on the first substrate; 상기 제1기판 상에 상기 메모리 게이트와 전기적으로 연결된 제1금속배선을 형성하는 단계;Forming a first metal interconnection electrically connected to the memory gate on the first substrate; 제2기판에 제2소자분리막 및 로직 게이트를 형성하는 단계;Forming a second device isolation layer and a logic gate on the second substrate; 상기 제1기판에 형성된 상기 제1금속배선 상에 제2기판을 적층하는 단계;Stacking a second substrate on the first metal wiring formed on the first substrate; 상기 제2기판 및 제1기판을 관통하는 관통전극을 형성하는 단계; 및Forming a through electrode penetrating the second substrate and the first substrate; And 상기 관통전극을 포함하는 상기 제2기판 상에 상기 제1로직 게이트와 전기적으로 연결된 제2금속배선을 형성하는 단계를 포함하며,Forming a second metal interconnection electrically connected to the first logic gate on the second substrate including the through electrode; 상기 제1기판 상에 형성된 제1금속배선과 상기 제2기판 상에 형성된 제2금속 배선은 전기적으로 연결된 것을 포함하는 플래시 메모리 소자의 제조 방법.The first metal wire formed on the first substrate and the second metal wire formed on the second substrate are electrically connected to each other. 제 5항에 있어서,The method of claim 5, 상기 제2기판에 형성된 상기 제1로직 게이트는 상기 메모리 게이트보다 고전압(high voltage)을 사용하는 것을 포함하는 플래시 메모리 소자의 제조 방법.The first logic gate formed on the second substrate includes using a higher voltage than the memory gate. 제 5항에 있어서,The method of claim 5, 상기 제2소자분리막은 상기 제1소자분리막보다 깊게 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.And the second device isolation layer is formed deeper than the first device isolation layer. 제 5항에 있어서,The method of claim 5, 상기 제1기판 또는 제2기판에는 상기 제2기판에 형성된 상기 제1로직 게이트보다 저전압(low voltage)을 사용하는 제2로직 게이트가 더 형성된 것을 포함하는 플래시 메모리 소자의 제조 방법.And a second logic gate using a lower voltage than the first logic gate formed on the second substrate, on the first substrate or the second substrate. 제 5항에 있어서,The method of claim 5, 상기 제2기판 및 제1기판을 관통하는 관통전극을 형성하는 단계는,Forming the through electrode penetrating the second substrate and the first substrate, 상기 제1기판 및 제2기판을 적층하는 단계;Stacking the first substrate and the second substrate; 상기 제1기판의 제1금속배선이 형성된 제1금속배선층과 상기 제2기판을 관통하는 비아홀을 형성하는 단계; 및Forming a via hole penetrating the first metal wiring layer and the second substrate on which the first metal wiring of the first substrate is formed; And 상기 비아홀 내부를 금속물질로 매립하여, 관통전극을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.And filling the inside of the via hole with a metal material to form a through electrode. 제 9항에 있어서,The method of claim 9, 상기 관통전극은 상기 제1기판에 형성된 상기 제1금속배선과 전기적으로 연결된 것을 포함하는 플래시 메모리 소자의 제조 방법.And the through electrode is electrically connected to the first metal wire formed on the first substrate.
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KR20210012710A (en) * 2019-07-26 2021-02-03 에스케이하이닉스 주식회사 Vertical memory device and method for fabricating vertical memory device

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