JP5197961B2 - マルチチップパッケージモジュールおよびその製造方法 - Google Patents

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Description

本出願は、発明の名称が「ダイの上にスタックされたインバーテッドパッケージを有するマルチチップパッケージモジュール」である2003年12月17日に出願された米国仮出願第60/530,423号の利益を主張する。
本発明は、マルチチップパッケージモジュールおよびその製造方法に関する。
携帯電話、モバイル・コンピュータ及び各種の消費者製品といった携帯用電子製品は、限られたフットプリントで最小限の厚さ及び重さでの高い半導体機能性及び高い半導体能力を少ないコストで要求する。これは、個々の半導体チップでの集積化を増大する方向で産業を発展させてきた。
最近では、産業は、「Z軸」上の集積化を実施する、即ち、スタッキングチップを用いて一つのパッケージに五つのチップをスタックする、ということを始めてきた。これは、5×5mm〜40×40mmの範囲でのワンチップパッケージのフットプリントを有する高密度チップ構造であって、技術発展により2.3mmから0.5mmに連続的に減少した厚みを達成する高密度チップ構造を提供する。スタックドダイパッケージのためのパッケージングコストは、シングルチップパッケージのためのパッケージングコストよりも益々高くなり、歩留まりは、個々のパッケージにおけるチップのパッケージングと比較して競争力のある最終コストを確実にするのに十分高い。
スタックドダイパッケージにおいてスタックされ得るいくつかのチップに対する主要な実際的な制限は、スタックドダイパッケージの低い最終試験歩留まりである。確かに、いくつかのパッケージにおける多少のチップは不良である。従って、個々のダイ検査歩留まりの製品である最終パッケージ検査歩留まりは、いつも100%よりも著しく少ない。パッケージにおける一つのダイが設計の複雑さや技術のために低い歩留まりであると、最終パッケージ歩留まりは、たった二つのダイが各パッケージにスタックされたとしても、受け入れ難いほど低くなり得る。
特定の装置で使用されるために供給される各種のダイの寸法は著しく変化し、これは、スタックドダイパッケージの構造に挑戦する。例えば、従来のスタックドダイパッケージにおいて、上部のダイはメモリーダイであり、下部のダイはデジタル信号プロセッサ(DSP:digital signal processor)である。組立作業員に好まれるメモリダイは、DSPダイよりも大きい。あるいは、パッケージにおいて近接したスタックドダイは、下部のダイと同じサイズあるいはそれよりも大きい上部のダイを備えるメモリダイである。DSPの歩留まりは、一般的に低く、スタックドダイパッケージにおける下部のダイがDSPであると、それが基板上に置かれる後までにそれを検査することは実質的に不可能である。そして、DSPがワイヤボンドされると、検査中のハンドリングが露出ワイヤにダメージを与えるため、基板上のダイを検査することは実質的に不可能である。従って、従来のスタックドダイパッケージにおいて、上部のダイは、下部のダイが検査され得る前に下部のダイの上にスタックされなければならず、下部のダイが受け入れ難いプロセスにおける時点で判明されると、スタックドパッケージは、廃棄されなければならず、スペーサ及び上部のダイと、それらをスタックする処理ステップとが無駄となる。
スタックドダイパッケージにおける他の制限は、パッケージのパワー損失能力が低いことである。熱は、一つのダイから他のダイに伝達され、パッケージから出る熱損失の著しい経路は、はんだボールを通ってマザーボードに至る。パッケージの頂部を通る周囲への熱伝導は、成型コンパウンドが一般的に熱をよく伝導しないので、非常に限られる。
図1は、間がスペーサでスタックされる二つのダイを有する従来のスタックドダイパッケージの構造を示す断面図の略図である。符号10にて示されるスタックドダイパッケージは、少なくとも一つの金属層を有する基板12の上に取り付けられる第1ダイ14と、第1ダイ14の上にスタックされ、スペーサ22によって第1ダイ14と分離される第2ダイ24とを含む。
各種の基板タイプの何れも、例えば、2〜6の金属層を備える積層体、あるいは、4〜8の金属層を備える組立基板、あるいは1〜2の金属層を備える可撓性ポリイミドテープ、あるいはセラミック多層基板を含んで用いられる。図1の例で示される基板12は、誘電体120の向かい合った側に、二つの金属層121,123を有し、該二つの金属層121,123は、適切な回路を提供するためにパターンされ、バイアス122によって誘電体を通って接続される。
第1ダイ14は、形式的には、図1の符号13で示されるダイ取付エポキシとして参照される接着剤を用いて基板の表面に取り付けられ、図1の構造において、ダイが取り付けられる基板の表面は、「上部」表面として言及され、表面上の金属層は、「上部」金属層として言及されるが、ダイ取付表面は、特定の位置を必要としない。スペーサ22は、接着剤21によって第1ダイ14の上方向(活動)表面に固定され、第2ダイ24は、接着剤23によってスペーサ22の上方向表面に固定される。
図1のスタックドダイパッケージにおいて、ダイは、電気的接続を確立するために、基板の上部金属層上のワイヤボンドサイトにイヤボンドされる。ワイヤボンド16は、第1ダイ14を基板に接続し、イヤボンド26は、第2ダイ24を基板に接続する。ダイ14,24及びワイヤボンド16,26は、ハンドリング操作を円滑にするために周囲や機械的負荷からの保護を提供し且つ識別のためのマークのための表面を提供する成型コンパウンド17で(標準的な「チップスケールパッケージ」を作製するため、一般的には、配列成型及びソーシンギュレーションによって)カプセル化される。はんだボール18は、コンピュータのような最終製品のマザーボード(図示しない)への相互接続を提供すべく、基板の下部金属層上のボンディングパッド上に環流される。はんだマスク125,127は、例えばワイヤボンド16,26とはんだボール18とをボンディングするためのワイヤボンドサイトとボンディングパッドとの電気的な接続のため、ボンディングサイトで内在する金属を露呈させるべく、金属層121,123の上にパターンされる。
よく理解されるように、ワイヤボンド16は、(ループ高さ許容値と共に)ワイヤボンディングプロセスのパラメータである「ループ高さ」特性を有し、第2ダイの影響によってワイヤボンドにダメージを与えるのを回避すべく、第2及び第1ダイ間に十分な空間が提供されなければならない。従って、スペーサ22は、第1ダイ14の上に第2ダイ24を支持するための基礎として提供される。スペーサは、十分に狭く形成されるので、そのエッジでワイヤボンドに影響を与えず、また、十分に薄いので、ワイヤループの上の第2ダイを十分に保持するだけのスペースを提供する。即ち、スペーサは、それ自身、ワイヤに影響を与えず、第1及び第2ダイ間に十分な距離を提供するので、第2ダイの下方向側は、ワイヤボンド16にダメージを与えない。
図1に示されるスタックドダイパッケージは、産業においてよく確立されている。そのようなパッケージは、それが含む最も大きいダイよりも約1.7mm大きい程度の非常に小さいフットプリントを有し、0.8mm〜1.4mmよりも小さい厚みで作製され得る。それは、個々にパッケージされるダイと比べてより低いコストを有し得る。
そのようなスタックドダイパッケージの各種の部分に関する厚みへの貢献は、以下のテーブルにおける、各種の2ダイスタックドダイパッケージ構造における例示によって示される。ダイ厚みのための「CT」といった略語は、参照のために図1に示される。
Figure 0005197961
そのような構造の重要な制限は、特に少なくとも一つのダイが低い歩留まりならば、パッケージの最終歩留まりが低いということである。例えば、メモリダイは、プロセッサダイの上にスタックされる。メモリは、通常、「乳児死亡数」を排除するために「通電テスト」を必要とする。プロセッサは、通常、複雑な設計であり、プロセッサダイの歩留まりは、一般的に99%よりも低い。パッケージの最終検査歩留まりは、個々のダイの歩留まりの製品である。既知の良品ダイ(「KGD」)を得ることによって最終歩留まりを増大することはだいたい可能である。しかし、KGDは、利用可能性が制限され、コストが高く、KGDメモリダイは、特に高い。
上述したように、スペーサとしての「ダミー」ダイの使用は、スペーサと、該スペーサが差し込まれるダイとの間に接着剤層を適用するステップを必要とする。ダミーダイが実際的にいかに薄く作製され得るかに限界があり、これは、スペーサダイ厚みに低い制限を強制する。従って、スタックドダイパッケージにおける近接したダイ間の分離を提供するための各種のアプローチが提案されている。いくつかのアプローチにおいて、近接するダイ間の薄い接着剤層が分離を提供する。接着剤は、ある程度スタックプロセス中に潰され、制御するのに困難であり、近接するダイの面が平行でなくなる。いつくかのそのようなアプローチにおいて、スペーサ接着剤は、ダイ間の離隔を提供し且つダイが傾くのを防止するのに適切な寸法の粒子を含有する。各種のスペーサ接着剤は、例えば、米国特許第6,472,758号や米国特許第6,340,846号において示される。
「Z軸」上の統合への他のアプローチは、マルチパッケージモジュールを形成するために、ダイパッケージをスタックすることである。スタックされたパッケージは、スタックドダイパッケージと比べて多くの利点を提供し得る。
例えば、スタックドパッケージモジュールにおける各パッケージは、パッケージがスタックされる前に、電気的に検査され、十分な能力を示さなければ拒絶され得る。その結果として、最終的なスタックドマルチパッケージモジュール歩留まりが最大となり得る。「ネークド」ダイが検査される一方、検査は、パッケージ、特に、ダイのパッドピッチが非常に小さい箇所、において、直ちに実行され得る。
本発明は、底部(下部)パッケージと、底部パッケージ上のダイの上にスタックされたインバートされた頂部(上部)パッケージとを含むマルチチップモジュール(MCM:multiple chip module)に関する。一般的に、スタックドダイパッケージにおけるように、下部ダイの上にスタックされた上部ダイを有するよりも、上部パッケージ及び下部ダイ間の離間のために必要な供給(スペーサによるといったもの)を備える、下部ダイの上にスタックされた(ランドグリッド配列(land grid arry)パッケージといったような)インバーテッド上部パッケージである。供給される離間あるいはスペーサは、下部ダイから上部パッケージを物理的に分離する。その結果として、下部ダイは、下部基板にワイヤボンドされ、Z方向相互接続は、上部パッケージ基板及び下部パッケージ基板(あるいは下部ダイ)間のワイヤボンディングによってなされる。本発明によるMCMは、近接するダイ間の間隔のための供給を備えるダイスタックにおいて採用されるような工業インフラを用いて構築され得る。
本発明の目的によれば、ランドグリッド配列(「LGA」)パッケージは、インバートされ、ボールグリッド配列(「BGA」:ball grid array )パッケージの上にスタックされる。BGAパッケージは、基板に取り付けられた少なくとも一つのダイを含む。下部パッケージダイがワイヤボンドによって下部基板に接続されると、スペーサは、ダイの上方向(活動)側に固定され得る。そして、インバートされたパッケージは、スペーサの上方向側に固定される。MCMにおけるインバートされたパッケージ及びBGAパッケージ間のZ方向相互接続は、ワイヤボンドが基礎となる。即ち、インバーテッド上部(LGA)パッケージの上方向側のワイヤボンド接続Z方向相互接続ワイヤボンドパッドは、下部(BGA)パッケージ上のダイ上のパッド、下部(BGA)パッケージ基板の上方向側のZ方向相互接続ワイヤボンドパッド、あるいは、下部パッケージダイ上のパッド及び下部パッケージ基板上のパッドである。一般的に、本発明は、BGAパッケージ上のダイの上にスタックされるインバーテッドLGAパッケージを有するそのようなスタックされたパッケージの各種の構造と、Z方向相互接続に基づくワイヤボンディングによって各種のパッケージをスタックし且つ相互接続するための方法とを特徴とする。
本発明の各種の目的において、上部パッケージダイ及び上部パッケージ基板の接続は、フリップチップあるいはワイヤボンド相互接続によってなされる。インバートされた上部パッケージは、積層あるいは集積された基板ベースLGAやテープベースLGAといった各種のいずれのLGA、及び/又は、「QFN」パッケージやバンプチップキャリア(「BCC」:bump chip carrier )パッケージといった各種のものを含む。インバートされたパッケージは、一つのダイを含み、あるいは二以上のダイを含み、インバートされたパッケージにおいて二以上のダイが含まれると、ダイは、スタックされるか、インバートされたパッケージ基板に並んで配置される。下部パッケージは、一つあるいは二つ以上のダイを含み、下部パッケージにおいて二以上のダイが含まれると、ダイは、スタックされるか、インバートされたパッケージ基板に並んで配置され、下部パッケージがスタックドダイパッケージであると、インバートされたパッケージは、スタックされたダイの最上位の上に取り付けられる。パッケージスタックは、BGAかLGAの頂部あるいは底部にボンドされるフリップチップダイを有する一以上のパッケージを含む。パッケージスタックは、上部パッケージの上のヒートスプレッダーによって可能となる熱増大特性を含む。そして、スタックは、Z方向相互接続がパッケージの周囲にボンディングされて利用可能なZ方向相互接続を提供する、基板、積層、柔軟性、セラミックの何れをも含む。
本発明の一つの概要的な目的は、スタックされた第1(下部)及び第2(上部)パッケージであって、それぞれ基板に取り付けられたダイを含むパッケージを有するマルチチップパッケージを特徴付ける。下部パッケージのダイ及びワイヤボンドは、上部パッケージが下部ダイの上にスタックされる前にカプセル化されないので、空間は、下部パッケージ基板に下部ダイを接続するワイヤボンドにダメージを与えるのを防止するべく提供される。従って、空間の厚み寸法は、ワイヤボンドのループ高さによって決定される。
本発明は、低いプロフィール及び小さいフットプリントを有するマルチチップパッケージモジュールを作製するのに、良好な工業性、高い設計自由度、低コストを提供する。
ワイヤボンドZ方向相互接続は、産業界において非常に確立されている。本発明のスタックドマルチチップモジュールにとって、著しい修正を伴うことなく、最も低いコストの相互接続技術であり、直接的に応用可能である。ワイヤ長によってブリッジされるLGAからBGAの相対的なサイズへの設計自由度を提供する。利用可能な技術と装置を用い、ワイヤボンドにおけるワイヤは、0.5mmあるいは5mmと短い。Z方向相互接続パッドの配列は、BGA及びLGA基板設計の一方あるいは両方を通じて実施され得る。さらには、本発明によるワイヤボンドを用いて、Z方向相互接続は、産業界においてよく用いられるいわゆる「連続ボンディング脱却」を採用することによって、互いに配列されないパッド間に形成される。ワイヤボンディングピッチは、50マイクロが産業界において最も利用可能な技術であり、25マイクロに進めるよう計画される。これは、(200マイクロ周囲の)フリップチップや(約500マイクロの)はんだボールを含むどんなZ方向相互接続よりも良好であり、従って、同じように利用可能な空間におけるパッケージ(Z方向接続)間の相互接続を提供する。
ワイヤボンディングマシーンを用いるワイヤボンディングは、互いにマッチし且つはんだボールと接続するために固いツール基板に必要なものを回避しつつワイヤボンダーにおいて接続がプログラムされるため、相互接続パッドの設計自由度を提供する。BGA及びLGAパッケージの相対サイズが変化したとすると、ワイヤボンディングは、プログラム変更による違いに適合するために再構成される。頂部パッケージが底部よりも小さいならば、ワイヤボンディングは、少なくとも9mmに至るまでサイズの違いに適合する。これは、チップサイズに適合するのに必要な最も小さいパッケージの使用を認め、従って、MCMの総コストを最大とする。
ワイヤボンディングは、「連続脱却」であるパッドと相互接続する。必要に応じ、パッドは、ワイヤボンディングのために十分な近い位置に適切にルートされる。この柔軟性は、パッケージのスタックが、相互接続パッドの「望ましい」状態あるいは位置にないことを許す。ワイヤボンドによって提供されるボンディング柔軟性は、ユーザーに、同じパッケージサイズとなるよう維持するが、基板デザインが異なることを許す。これは、低いコスト及び市場投入の速さという結果になる。
チップスケールパッケージを含むBGA及びLGAは、最も低いコスト及び最も大きな利用可能性を提供して、産業界において標準である。これは、スタックされるべきパッケージの選択において、従って、本発明によるMCMにおいて完全となる機能の種類において、著しい柔軟性を提供する。
一般的なLGA厚みは0.8mmである。一般的なダイ厚みは約0.09〜0.15mmよりも小さい範囲である。そして、一般的なシリコンスペーサ(「ダミー」ダイスペーサ)厚みは、約0.09〜0.125mmよりも小さい範囲である。下部ダイ上のスペーサ及びスペーサ上のインバーテッドLGAの本発明によるスタックは、10〜50マイクロの完成厚みを有する接着剤を用いて完成される。
あるいは、「満たされた」スペーサ接着剤は、下部パッケージダイ及び上部パッケージ間の接着剤や空間を提供すべく採用される。そのような接着剤スペーサは、上部パッケージ及び下部ダイ間の接近空間として提供される。この構造は、低いプロフィールのMCMを提供する。本発明によるMCMのフットプリントは、スタックの最大チップサイズによって決定される。BGAやLGAのための一般的な最小限フットプリントは、ダイサイズよりも大きな1.7mmである。ワイヤボンドZ方向相互接続は、基板金属エッジにソートすることなくワイヤに適合すべく、頂部LGAが底部BGAよりも約0.1〜0.8mm小さいことを必要とする。頂部パッケージは、底部パッケージよりも著しく小さくなければならず、ワイヤボンディングは、少なくとも9mmに至るまで異なるサイズに適合する。これは、チップサイズに適合するのに必要なパッケージのサイズを最小限化するのを許し、従って、MCMの総コストを最適化するのを許す。本発明によるスタックされたパッケージMCMのフットプリント及び厚みの両方は、応用のための受け入れられる範囲に落ちる。
選択的に、頂部パッケージが下部パッケージダイよりもより小さいので、下部パッケージダイの上方向(活動)側のパッドは、インバートされた上部パッケージ基板の余白部の背後を保護し、上部パッケージ及び下部ダイ間のZ方向相互接続は、上部パッケージ基板の上方向側のZ方向相互接続パッド及びダイのパッドから直接的にワイヤボンドによってなされる。
いくつかの実施形態において、マルチチップパッケージは、インバーテッドLGAパッケージの上に取り付けられた補助パッケージを含み得る。いくつかの実施形態において、補助パッケージはLGAパッケージである。そして、いくつかの実施形態において、補助LGAパッケージは、インバーテッドLGAパッケージにワイヤボンドされ、及び/又は、下部パッケージ基板にワイヤボンドされる。いくつかの実施形態において、MCMは、インバーテッドLGAパッケージの上に取り付けられる一以上の補助ダイを含み得る。いくつかの実施形態において、補助ダイは、上部パッケージ基板及び/又は下部パッケージ基板にワイヤボンドされ得る。
本発明の一つの目的は、スタックされた第1(「底部」)及び第2(「頂部」)パッケージを有するマルチチップパッケージを特徴とし、第1パッケージは、基板に取り付けられるダイを有するBGAパッケージであり、第2パッケージは、基板に取り付けられるダイを含むLGAパッケージであり、第2パッケージは、インバートされるので、ダイが取り付けられる基板表面は、下方向を向き、インバートされたパッケージは、第1パッケージダイ及びインバートされた第2パッケージ間の空間を提供して、第1パッケージダイの上に固定される。いくつかの実施形態において、第2パッケージは、LGAパッケージであり、いくつかの実施形態において、第2パッケージは、シーシンギュレーテッドパッケージであり、それは、チップスケールパッケージである。いくつかの実施形態において、第2パッケージは、テープベースパッケージ基板である。いくつかの実施形態において、第2パッケージは、バンプチップキャリアパッケージである。
いくつかの実施形態において、第2パッケージは、ヒートスプレッダーを備えて提供される。そして、ヒートスプレッダーの上方向を向く表面は、MCMの最上位表面で周囲に露出する。いくつかの実施形態において、ヒートスプレッダーは、最上位のLGAパッケージの上方向を向く表面に固定され、あるいは、補助ダイが第2パッケージ上に提供されると、ヒートスプレッダーは、最上位ダイの上方向を向く表面に固定される。そして、インバートされた第2パッケージがモジュールにおける最上位パッケージであると、ヒートスプレッダーは、インバートされた第2パッケージの上方向側に固定される。他の実施形態において、ヒートスプレッダーは、最上位のパッケージあるいはダイに固定されないが、MCMの最上位の表面でモールドされる。そして、これらの実施形態において、ヒートスプレッダーは、MCMの最上位の表面で周囲に露出する。熱損失は、モジュールカプセル体のための電気非伝導性熱伝導性モールドを採用することによって高められる。
他の目的において、第1パッケージ基板の上方向側に取り付けられる第1ダイを有する第1パッケージを提供し、第1パッケージのダイの上にインバートされた第2パッケージをスタックすること、そして、第2パッケージの下方向側及び第1パッケージ基板への第1ダイの接続を行うワイヤボンド間のダメージを回避するための、第2パッケージ及び第1パッケージダイ間の離間のためにされる提供を含む本発明によるマルチチップパッケージを作製する方法である。
本発明によれば、インバートされた上部パッケージは、配列モールされ、ソーシンギュレートされたパッケージ、あるいはキャビティーモールドされ、パンチシンギュレートされたパッケージである。他方、下部パッケージは、下部パッケージダイの上に上部パッケージをスタックするのに先立ってモールドされない。本発明によるパッケージモジュールは、スタックの次にモールドされ、従って、MCMは、配列モールドされ、ソーシンギュレートされ、あるいはキャビティーモールド及びパンチシンギュレートされる。
本発明は、最小限のフットプリントを有する薄いパッケージ内に一以上のチップを有するモジュールを提供する。本発明によるモジュールは、例えば、約1.2mmあるいは1.4mmあるいは標準として受け入れられるプロフィールの厚さを有する。
標準的なパッケージは、底部及び頂部パッケージの両方のために用いられる。頂部パッケージは、キャビティーモールド及びパンチシンギュレートランド配列(LGA)パッケージ、あるいは例えば積層基板を有する標準的なソーシンギュレーテッドLGAパッケージ、あるいはQFNパッケージ、あるいはテープ基板ベースLGAパッケージ、あるいは「バンプチップキャリア」(BCC)パッケージとして例示される。
本発明は、「マルチチップパッケージ」(「MCP」)あるいは「システムインパッケージ」(「SiP」)あるいは「マルチパッケージモジュール」(「MPM」)といった既知の各種のマルチダイモジュールを採用する装置において特に有用である。本発明によるマルチチップパッケージモジュールは、コンピュータ、電話通信、消費者及び産業電子工学の構造において用いられる。本発明は、特に携帯用電子デバイスで有用である。
本発明は、本発明の選択的な実施形態を図示する図面を参照してさらに詳細に記述される。図は、本発明の特徴を示す略図であって、他の特徴及び構造との関係を示す略図であり、一定の比例に拡大していない。提示の明確さを良くするため、本発明の実施形態を示す図において、他の図において示される要素に対応する要素は全て番号を付しているわけではないが、全ての図において全て直ちに特定できる。
図1は、従来のスタックドダイパッケージングを参照して上述された。
図2は、本発明の一つの目的によるチップスケールパッケージ(CSP)モジュール20を示す。モジュール20は、二つのダイ214,224を含み、事実上、インバーテッドモールデッドLGAパッケージ202は、下部パッケージ102におけるダイ214の上にスタックされる。下部ダイ214は、例によって図1を参照して上述したように、従来のスタックドダイパッケージにおける下部ダイと実質的に同じ方法で基板12に取り付けられ、事実上、下部ダイ及びその基板は、従来のスタックドダイパッケージと同じように供給されるが、モールドはされていない。即ち、ここに示される例において、下部ダイ214は、2〜4のパターン化された金属層を有するBGA基板12の上方向側でのダイ取付エポキシ13を用いて活動側に取り付けられ、ダイは、BGA基板の上部金属層のワイヤボンドサイトにワイヤボンドされる。はんだボール18は、例えばマザーボード(図示しない)というような内在する回路との第2レベル相互接続を提供すべく、下部基板の下方向側に取り付けられる。このように、取り付けられる下部ダイ及び下部基板は、標準的なBGAパッケージ(非モールド)を構成し得る。
図2をまだ参照して、この実施形態において、底部パッケージは、少なくとも一つの金属層を有する底部パッケージ基板の上に取り付けられるダイを含む。いろんな種類の基板タイプが用いられ、例えば、2〜6の金属層を備える積層体、あるいは、4〜8の金属層を備える組立基板、あるいは1〜2の金属層を備える可撓性ポリイミドテープ、あるいはセラミック多層基板を含む。図2における例によって示される底部パッケージ基板は、それぞれ適切な回路を提供し且つバイアス122によって誘電体120を通って接続される二つの金属層121,123を有する。ダイは、形式的には、ダイ取付エポキシとして参照される接着剤13を用いて基板の表面に取り付けられ、図2の構造において、ダイが取り付けられる基板の表面は、「上部」表面として言及され、表面上の金属層は、「上部」金属層として言及されるが、MCM、そして、その結果としてのダイ取付表面は、特定の位置を必要としない。用語「上部」、「下部」、「上方向」及び「下方向」、そして、これらの用語の文法上の変化は、ここでは、図に表されるMCMの状態で用いられている。
図2の底部BGAパッケージにおいて、ダイ214は、電気的な接続を確立するために、基板の上部金属層121のワイヤボンドサイトに(ワイヤ216で)ワイヤボンドされる。ダイに対する接続は、基板の頂部金属層のパッドと共にパッケージの周囲で露出され、図3A及び図3Bを参照して以下に詳細に記述されるワイヤボンドと接続するのに利用される。これらパッドの物理的位置及び状態は、LGAの対応するパッドの下に近接するよう配置される。はんだボール18は、コンピュータのような最終製品の例えばマザーボード(図示しない)に内在する回路への相互接続を提供すべく、基板12の下部金属層123上のボンディングパッド上に環流される。はんだマスク125,127は、例えばワイヤボンドとはんだボールとをボンディングするためのワイヤボンドサイトとボンディングパッドとの電気的な接続のため、ボンディングサイトで内在する金属を露呈させるべく、金属層121,123の上にパターンされる。
スペーサ222は、接着剤221によって下部ダイ214の上方向(活動)表面に固定される。スペーサは、ここに示されるように、例えばガラスやダミーシリコンチップといった固い部材であり、あるいは、スペーサ接着剤によって提供される間隔である。従来のスタックドダイパッケージのように、スペーサは、底部パッケージワイヤボンド216のループ高さに適合させるべく、十分な分離を提供するのに十分な厚みでなければならず、そして、ダミーダイといった固いスペーサが採用されると、スペーサのフットプリントは、ダイパッドあるいはその近傍でワイヤボンドと接触しないような十分な小ささでなければならない。
スペーサがダミーダイといった固い部材であると、それは、ダイの回路にダメージを与えないテフロン粒子といった軟らかい充填材を有するタイプのダイ取付接着剤を用いてダイの上方向表面に固定される。
他のスペーサの構成が本発明によるモジュールにおいて採用され得る。スペーサは図に示されるように固い部材であると、接着剤は、接着フィルムとして提供される。フィルム接着剤を有するスペーサ構成、及びそれらを用いたデバイススタックを構成する方法は、例えば米国特許出願第10/959,713号、10/976,601号、10/959,659号に記述されている。スペーサがスペーサ接着剤であると、例えば米国特許出願第10/966,572号、10/966,574号、10/969,116号、10/969,303号に開示される各種の接着剤スペーサ構造が採用される。
インバーテッドLGAパッケージ202は、ダイ取付接着剤213を用いて基板212に取り付けられるダイ224を含む。ダイ224は、ワイヤボンド226によって基板212に電気的に接続され、ダイ、ワイヤボンド及び基板のダイ取付サイドは、成型コンパウンドやカプセル体を用いてカプセル化あるいはモールド217される。インバーテッドパッケージ202は、ワイヤボンド236によって底部パッケージ102に電気的に相互接続(「Z方向相互接続」)され、頂部パッケージ202、底部ダイ214、スペーサ222、ワイヤ236,216及び基板12のダイ取付表面は、カプセル体27でカプセル化される。
図2の実施形態のスタックドパッケージにおいて、それぞれパッケージ基板のZ方向相互接続パッドは、パッケージ基板の余白部近傍の上方向金属層に配置される。Z方向相互接続パッドの位置及び状態は一般的に配置されるので、頂部パッケージ基板上のZ方向相互接続パッドは、パッケージがスタックされると、底部パッケージ上の対応するZ方向相互接続パッドの上に位置する。良いことに、頂部パッケージは、基板の金属層のエッジに電気ショートしないようワイヤボンドのためのクリアランスを許容すべく、底部基板のよりも基板フットプリントが小さい。
上部及び下部基板上のZ方向相互接続パッドの配列は、図3A及び図3Bの平面図において例示される。
図3Aは、下部基板312の上方向側のダイ取付接着剤313を用いて固定した下部ダイ314を示す。基板312の周囲に配置されるZ方向相互接続ボンドパッド322は、下部基板及び上部基板間にZ方向相互接続のためのボンドサイトを提供すべく、頂部パッケージのフットプリント302を越えて余白部301に(少なくとも一部323が)露出される。下部基板上のZ方向相互接続ボンドパッド322は、フィンガー328をボンドするためにトレース327によって接続され、フィンガー328は、下部ダイ314及び下部基板上のパターン化された金属層の活動側の露出したボンドパッド336のワイヤボンド316による接続のためのワイヤボンドサイトを提供すべく、少なくとも一部が露出される。下部基板の上方向側のZ方向相互接続ボンドパッドは、基板誘電体を通るバイアスによって一以上の他のパターン化された層(そして、ついには第2レベルはんだボール)に接続される。
図2を再び参照して、この図例における上部パッケージは、モールドされたランドグリッド配列(land grid arry)パッケージである。上部LGAパッケージは、インバートされるので、通常、パッケージの頂部表面を形成するモールド217の表面は、モジュールにおいて下方を向く。そして、通常、LGAパッケージの底部表面を構成するLGAパッケージ基板の表面は、モジュールにおいて上方を向く。上記したように、上部パッケージは、「良品」であるか検査され、ダイ取付接着剤と類似する接着剤223を用いてスペーサの上部表面に固定される。
図2に示す実施形態において、頂部パッケージは、ソーシンギュレーテッドLGAパッケージであり且つチップスケールパッケージであるランドグリッド配列(「LGA」)パッケージであるが、ここで、頂部パッケージは、(インバーテッドパッケージにおける上方向の)基板の下部表面のボンディングパッドに取り付けられるハンドボールを有しない。特に、この例において、頂部パッケージは、少なくとも一つの金属層を有する頂部パッケージ基板に取り付けられるダイを含む。どんな種類の基板のタイプも用いられる。図2における例によって示される頂部パッケージ基板212は、二つの金属層を有し、それらは、適切な回路を提供するためにパターンされ、バイアスによって接続される。ダイは、ダイ取付エポキシとして参照される接着剤213を用いて、基板の表面に形式的に取り付けられる。ダイは、パッケージ基板の上部表面に取り付けられるよう参照され、パッケージがどんな特定の位置で使用されるかを必要としないことが理解される。本発明によれば、頂部パッケージは、インバートされ、即ち、上方側が下方に且つ下方側が上方に取り付けられる。上部LGAは、モジュールにおいてインバートされるので、逆さまになって語られ、LGA基板の上部表面あるいは上部側と通例呼ばれる、第1ダイが取り付けられる上部LGAの表面は、ここでは、インバーテッドLGAの下方向表面として参照される。そして、下部表面あるいは下部側と通例呼ばれる、反対側の表面は、ここでは、上方向表面として参照される。
図2における構造において、例えば、ダイが底部パッケージに向かって面して取り付けられる頂部パッケージ基板の表面、そして、従って、ダイが固定される頂部パッケージの「上部」表面は、頂部パッケージ基板の「下方向に向く」表面として参照され、モジュールがどんな特定の位置で使用されるかを必要としないことが理解される。即ち、本発明によるモジュールにおいて頂部パッケージがインバートされると、「上部」金属層を有する頂部パッケージ基板の表面が「下方向に向く」と言われ、且つ「下部」金属層を有する頂部パッケージ基板の表面が「上方向に向く」と言われるように記述する。
図2の実施形態における頂部LGAパッケージにおいて、ダイ224は、電気的接続を確立するために、頂部パッケージ基板212の上部金属層上のワイヤボンドサイトに(ワイヤ226で)ワイヤボンドされる。ダイ及びワイヤボンドは、ハンドリング操作を円滑にするために周囲や機械的負荷からの保護を提供し且つ頂部パッケージ上部表面を有する成型コンパウンド217でカプセル化される。頂部パッケージがインバートされるので、モールドの表面は「下方向に向く」ものとなり、下部ダイ上のスペーサ222の上にスタックされ、接着剤223を用いて固定される。はんだマスクは、例えば、ワイヤボンドのボンディングのためのワイヤボンドサイトとの電気的な接続のためのボンディングサイトで内在する金属を露出させるべく、頂部パッケージ基板212の金属層の上にパターンされる。
本発明によるため、上部パッケージ(そして、それゆえ、上部ダイ)は、検査することができ、最大限の歩留まりを目的として、下部パッケージにおける望ましく高い歩留まりを有するダイを置き、頂部パッケージにおける望ましく低い歩留まりを有するダイを取り付けることが好ましい。このように、拒絶された上部パッケージは、スタックの組立の前に先立って廃棄されるので、完成したパッケージの全ての歩留まりは、望ましく低い歩留まりダイの歩留まりよりもむしろ望ましく高い歩留まりダイの歩留まりによって主として影響される。しかしながら、組立作業者は、下部パッケージにおける低い歩留まりダイを有することを好む。例えば、組立作業者は、DSP上にメモリダイを有することを望む。このような場合、組立作業者は、下部ダイのための既知の歩留まりリスクを受け入れるが、本発明によれば、スタックの形成に先立って上部ダイがそのパッケージにおいて検査され(且つ廃棄され得るものが拒絶され)得るため、組立作業者は、上部ダイの歩留まりリスクを受け入れる必要がない。
図3Bは、インバートされた上部LGA基板342の上方向を向く側を示す。上部LGA基板は、はんだジョイント、あるいは選択的にはんだマスクによって保護されるランドあるいはボールパッド344を介してボードを生成するためにLGAと相互接続する標準的なCSPにおいて用いられるように、ランドあるいはボールパッド344を有する標準的なLGA基板として構成され得る。露出されるところで、これらのランドは、パッケージされたダイを検査するための検査アクセスポイントとしての役目を果たす。基板は、Z方向相互接続を確立するために、下部パッケージ基板へのLGAのワイヤボンディングのために用いられる周囲上に配置されるボンドフィンガー346の補助的な特徴を有する。Z方向相互接続ワイヤボンディングは、全てのパッケージ構造のための厚さ制限によって、前にも後にもボンディングされ得る。図2の例において示される前方ボンディングは、一般的に、100ミクロンよりも大きく、300ミクロンに至るまでループ高さを提供する。後方ボンディングは、一般的に、75〜100ミクロンの低いループ高さを提供し、薄いパッケージモジュールに用いられ得る。
上部ダイ(上部パッケージ)パッケージと下部ダイ(下部パッケージ)との間のZ方向相互接続は、底部パッケージ基板の上部金属層上にトレースを備える頂部パッケージ基板の上方向を向く金属層(「下部」金属層)上のワイヤボンディング接続トレースによってなされる。一端で、各ワイヤボンドは、インバートされた底部パッケージ基板(図3Aの312)の上部金属層上の上方向を向くパッド(図3Aの323)の表面に電気的に接続され、そして、他端で、各ワイヤボンドは、インバートされた頂部パッケージ基板(図3Bの342)の下方向を向く(「下部」)金属層上のパッド(図3Bの346)の表面に接続される。ワイヤボンドは、例えば、米国特許第5,226,582号において開示されるような公知技術である、どんなワイヤボンディング技術によっても形成される。パッケージからパッケージへのZ方向相互接続ワイヤボンドは、頂部基板の上部金属層上のパッドの上部表面上のビードやバンプを形成し且つ下方に向かってワイヤを引き且つ底部基板の上部金属層上のパッドにそれを融合させることによってなされるような図2における例によって示される。よく理解されるように、ワイヤボンドは、逆方向でなされ、即ち、底部基板の上部金属層上のパッドの上部表面上にビードやバンプを形成し、ワイヤを上方向に向かって引き、それを頂部基板の上部金属層上のパッドに融合させる。パッケージからパッケージへのZ方向相互接続のためのワイヤボンディング方法の選択は、スタックされた基板及びそれらのボンディング表面の余白部の幾何学配列によって決定される。
頂部LGAパッケージは、配列モールド、あるいは図2における例として示される、エッジで垂直壁を与えるソーシンギュレーテッド、あるいはキャビティーモールド及びパンチシンギュレーテッドの何れでもよい。何れかのタイプにおいて、頂部パッケージは、(基板のダイ取り付け側へバイアスを通って)ダイに接続され、ダイが取り付けられる表面の反対側の基板表面、即ち、上述したように、インバートされた頂部パッケージ基板の「下部」(上方向を向く)側のパッケージの周囲に定められる。
本発明による構造は、組立に先立って適合しないパッケージの拒絶を認めるためと、その結果、高い最終モジュール検査歩留まりを保証するために、モジュールへの組込前に上部LGAパッケージの事前検査を許す。
Z方向相互接続が一旦形成されると、Z方向相互接続を囲い込み且つ保護するためと、完成されたモジュールへの機械的完全性を提供するために、カプセル(図2の27)が形成される。従って、モジュールは、モジュールモールド内にモールドされた上部パッケージを含む。図2における例によって示されるように、モジュールは、それ自身ソーシンギュレートされ、選択的に、ソーシンギュレートされるよりはむしろ個々にキャビティーモールドされる。
はんだボール18は、標準的な材料及び方法を用いてモジュールの下側に取り付けられる。はんだボールアタッチメントは、標準的なCSPを作製するために用いられる同種あるいは類似のツールを用い、全てのストリップあるいは配列の上に、モジュールのシンギュレーションに先立ってなされ得る。それで、モジュールは、標準的なCSPフォーマットを有するモジュールを形成するために、標準的な技術を用いてストリップあるいはモジュールからシンギュレートされる。
気付くように、構造は、標準的なCSPフォーマットにおける他のダイの上に完全にパッケージされ且つ検査されたダイをスタックするのを許す。一以上のダイを含む頂部LGAは、MCMにおけるそれをスタックする前に「良品」であるかが検査され得る。「良品」でないと検査されたLGAは、スタック前に廃棄され、従って、「良品」材料の無駄な消費を引き下げ、良好でない材料での無駄な処理ステップを回避する。
モジュールからの改善された熱損失のため、ヒートスプレッダーが頂部パッケージの上に提供される。頂部ヒートスプレッダーは、MCMから離れた十分な熱交換のための周囲に対してMCMの上部表面で露出する上部表面の少なくとも中心領域を有する熱伝導性材料から形成される。頂部ヒートスプレッダーは、例えば、(銅あるいはアルミニウムといった)金属、あるいは窒化アルミニウムといったその他の各種熱伝導性材料のシートである。ヒートスプレッダーは、実質的にモジュールをカバーするサイズ及び形状を有する。ヒートスプレッダーは、金属含有量を増すために頂部パッケージの上の中心領域にて厚く、周囲にて薄いので、Z方向相互接続ワイヤボンドと干渉しない。中心領域において厚くなると、ヒートスプレッダーは、頂部パッケージの上方向を向く表面に固定される。そのような実施形態において、熱伝導性(非電気伝導性)接着剤が好ましい。あるいは、スペーサがワイヤボンドサイトの内向きのパッケージの上方向を向く表面の上に置かれ、ヒートスプレッダーは、スペーサの上部表面に固定される。選択的に、ヒートスプレッダーは、モールドされ、その結果、類似する構造であるが、接着剤を用いないものとなる。即ち、ヒートスプレッダーは、モールド材料養生処理の間、MCMカプセル内に閉じ込められ、モジュールの上部表面で固定される。熱損失は、熱伝導性(非電気伝導性)モールドの使用によりさらに高められ得る。
例えば、厚い中心領域を有する頂部ヒートスプレッダーは、図4の符号40での断面図にて示される頂部パッケージの上方向を向く表面に固定され得る。ここでのモジュールの構造は、概して図2のものと類似し、同様な特徴が同種の参照番号によって認識される。図4における例の頂部ヒートスプレッダーは、モジュールから離れた十分な熱交換のための周囲に対して露出する平面上部表面401の少なくとも中心領域を有する熱伝導性材料の平面片である。頂部ヒートスプレッダーは、頂部パッケージ202の上方向を向く表面上のワイヤボンドサイトの内向きの厚肉中心部402を有し、厚肉部は、接着剤403を用いて頂部パッケージの上方向側に固定される。薄肉周囲部404は、モジュールの余白部に延長するので、ヒートスプレッダーの上部表面401は、実質的にモジュールの上部表面全てを構成する。いくつかの実施形態におけるヒートスプレッダーの厚みは、0.2〜0.6mmの範囲で、通常は0.4mmである。頂部ヒートスプレッダーは、例えば、(銅やアルミニウムといった)金属で構成される。頂部ヒートスプレッダーが銅で構成されると、下部表面は、取付材料への改善された接着のために、好ましくは黒色酸化物が施される。露出した上部表面は、黒色酸化物を形成するために処理され、あるいは光沢のあるニッケル(プレート)表面が提供される。接着剤403は、改善された熱損失を提供すべく、任意的に、熱伝導性エポキシのような熱伝導性接着剤である。そして、上部パッケージ基板が上方向を向く(「下部」)側の露出した電気的特徴を有する実施形態において、接着剤は非電気伝導性である。通常、頂部ヒートスプレッダーは、モールド材料がMCMカプセル(MCMモールド)に注入される前に頂部パッケージに固定される。頂部ヒートスプレッダーの周囲は、MCMモールド材料427でカプセル化される。MCMモールド427は、任意的に熱伝導性(非電気伝導性)である。
図4の実施形態において、成型コンパウンドからの層間剥離を少なくして構造の機械完全性が良くなるのを許容することと、ヒートスプレッダーの頂部の「モールドフラッシュ」を排除するために、凹み形状のような段差405がヒートスプレッダーの周囲に提供される。モールドフラッシュは、通常は、モールド処理の間、モールドキャビティーにおけるヒートスプレッダーの頂部の成型コンパウンドの流れによって引き起こされる。成型コンパウンドの充填材は、ヒートスプレッダーの段差に集められ、ヒートスプレッダーの頂部へのエポキシ流れを防止するダムを形成する。モールドフラッシュは、熱伝導性にとって不利であり、見にくく受け入れ難い。この例において示されるヒートスプレッダーは、LGA上の厚肉及びワイヤボンド上の薄肉という付随的な特徴を有する。これは、薄い接着剤を用いて上部パッケージの上にヒートスプレッダーを取り付けるのを許す。一般的に、接着剤は金属と比較して熱伝導性が低く、従って、熱損失が増すために、薄い接着剤は有利である。
ヒートスプレッダーは、例えば、各種の厚み(周囲の部分及び/又は凹み形状)を提供するためにヒートスプレッダー材料のシートを部分的にエッチングすることによって、そして、エッチを生成するために完全にエッチングすることによって、なされる。いくつかのヒートスプレッダーは、ヒートスプレッダー材料のシートあるいはストリップ上の配列でなされ、個々のヒートスプレッダーは、実質的に分離される。
選択的に、図2におけるMCMは、図5の符号50で例示されるように、頂部パッケージモールドの上部表面に取り付けられない平面ヒートスプレッダーが提供される。そのような実施形態において、4の実施形態におけるように、頂部ヒートスプレッダーは、例えば(銅やアルミニウムのような)金属シートといった熱伝導性材料の平面片であり、平面ヒートスプレッダーの上部表面501の少なくとも中心領域は、MCMから離れた十分な熱交換のための周囲に露出する。ここに、(図5に示す)ヒートスプレッダーは、上部パッケージ202上のワイヤボンドサイトの内向きの厚肉中心部502を有したり、有しなかったりする。選択的に、単純平面ヒートスプレッダーの下部表面と頂部パッケージの上部表面との間の空間は、MCMモールドの薄い層によって満たされ、そのような単純平面ヒートスプレッダーは、モールド材料養生処理の間、MCMカプセルに固定される。非取付ヒートスプレッダーが厚肉中心部502を有すると、薄肉周囲部504は、モジュールの余白部に延長するので、ヒートスプレッダーの上部表面501は、実質的にモジュールの上部表面の全てを構成する。中心において厚く、単純平面構造を有する非取付頂部ヒートスプレッダーの周囲は、図4の取り付けられた平面ヒートスプレッダーのように、MCMモールド材料527でカプセル化され得て、成型コンパウンド527からの層間剥離を少なくして構造の機械完全性が良くなるのを許容するために、周囲の凹み形状のような段差505が提供される。
ヒートスプレッダーを有するMCM構造は、著しい熱増大を提供し得ると共に、モジュールの上に電気シールドを提供し、例えばRF及びデジタルチップと結合するMCMに対して重大となり得る。
本発明によれば、頂部パッケージは、6の符号60で例示されるように、スタックドダイパッケージである。モジュールの構造は、図2のものと類似し、同様な特徴が同種の参照番号によって認識される。特に、モジュール60は、三つのダイ214,614,624を含み、インバーテッドLGAパッケージ602が、実際上、下部パッケージ102のダイ214にスタックされるスタックドダイ614,624を有する。下部ダイ214は、図2に示される上記記載と実質的に同じような方法で基板12に取り付けられ、下部ダイ及びその基板は、従来のパッケージとして、しかしモールドはされずに供給される。即ち、ここに示す例において、下部ダイ214は、BGA基板12の上方向側のダイ取付エポキシ13を用いて活動側に取り付けられ、ダイは、BGAパッケージ基板に連結基板の上部金属層のワイヤボンドサイトにワイヤボンドされる。はんだボール18は、例えばマザーボード(図示しない)というような内在する回路との第2レベル相互接続を提供すべく、下部基板の下方向側に取り付けられる。このように、下部ダイ及びそれが取り付けられる下部基板は、標準的なBGAパッケージ基板に連結パッケージを構成し得る。そのようなマルチパッケージは、ストリップあるいは配列においてなされる。
図2の実施形態におけるように、モジュール60において、スペーサ222は、下部ダイ214の上方向を向く(活動)表面に接着剤221を用いて固定される。スペーサは、ここに示すように、固い片であり、ガラスやダミーシリコンチップからなる。あるいは、間隔は、スペーサ接着剤が供給される。従来のスタックドダイパッケージにおけるように、スペーサは、底部パッケージワイヤボンド216のループ高さに適合させるべく、十分な分離を提供するのに十分な厚みでなければならず、そして、ダミーダイといった固いスペーサが採用されると、スペーサのフットプリントは、ダイパッドあるいはその近傍でワイヤボンドと接触しないような十分な小ささでなければならない。
インバーテッドLGAパッケージ602は、スペーサ622によって分離されるスタックド第1及び第2ダイ614,624を含む。スタックドダイパッケージ602は、図1を参照して説明されるように、従来のスタックドダイパッケージとして提供され得る。図6を参照して、第1ダイ614は、ダイ取付接着剤613を用いて基板612に取り付けられ、ダイ614は、ワイヤボンド626によって基板612と電気的に接続される。
各種の基板タイプの何れも、例えば、2〜6の金属層を備える積層体、あるいは、4〜8の金属層を備える組立基板、あるいは1〜2の金属層を備える可撓性ポリイミドテープ、あるいはセラミック多層基板を含んで用いられる。図6の例で示される基板612は、誘電体120の向かい合った側に、二つの金属層を有し、該二つの金属層は、適切な回路を提供するためにパターンされ、バイアスによって誘電体を通って接続される。
第1ダイ614は、形式的には、図6の符号213で示されるダイ取付エポキシとして参照される接着剤を用いて基板の表面に取り付けられ、図6の構造において、ダイが取り付けられる基板の表面は、「上部」表面として言及され、表面上の金属層は、「上部」金属層として言及されるが、ダイ取付表面は、特定の位置を必要とせず、特に、本発明によるモジュールにおいて、スタックドダイパッケージ602はインバートされるので、基板612のダイ取付(「上部」)表面は下方向を向く。スペーサ622は、接着剤621によって第1ダイ614の活動表面に固定され、第2ダイ24は、接着剤623によってスペーサ622の反対表面に固定される。
図6のスタックドダイパッケージ602において、電気的接続を確立するために、基板の上部(モジュールにインバートされると、下側を向く)金属層上のワイヤボンドサイトにワイヤボンドされる。ワイヤボンド626は、基板に第1ダイ614を接続し、ワイヤボンド646は、基板に第2ダイ624を接続する。ダイ614,624及びワイヤボンド626,646は、ハンドリング操作を円滑にするために周囲や機械的負荷からの保護を提供し且つ識別のためのマークのための表面を提供する成型コンパウンド617で(標準的な「チップスケールパッケージ」を作製するため、一般的には、配列成型及びソーシンギュレーションによって)モールドされる。
よく理解されるように、スタックドダイパッケージ602におけるワイヤボンド626は、(ループ高さ許容値と共に)ワイヤボンディングプロセスのパラメータである「ループ高さ」特性を有し、第2ダイの影響によってワイヤボンドにダメージを与えるのを回避すべく、第2及び第1ダイ624,614間に十分な空間が提供されなければならない。従って、スペーサ622は、第1ダイ614の上に第2ダイ624を支持するための基礎として提供される。スペーサは、十分に狭く形成されるので、そのエッジでワイヤボンドに影響を与えず、また、十分に薄いので、ワイヤループの上の第2ダイを十分に保持するだけのスペースを提供する。即ち、スペーサは、それ自身、ワイヤに影響を与えず、第1及び第2ダイ間に十分な距離を提供するので、第2ダイの下方向側は、ワイヤボンド626にダメージを与えない。
インバーテッドパッケージ602は、ワイヤボンド636によって底部基板102に電気的に相互接続(「Z方向相互接続」)され、頂部パッケージ602、底部ダイ214、スペーサ222、ワイヤ236,216及び基板12のダイ取付表面は、カプセル体627でカプセル化される。
スペーサ222,622の一方あるいは両方は、図2を参照して上述されたように、例えばガラスやダミーシリコンチップといった固い部材であり、あるいは、スペーサ接着剤である。
はんだボール18は、コンピュータあるいは例えば携帯通信装置のような最終製品のマザーボード(図示しない)への相互接続を提供すべく、完成されたモジュールにおけるモジュール基板を構成する)BGA下部パッケージ基板の下部金属層上のボンディングパッド上に環流される。はんだマスク125,127は、例えばワイヤボンド636,216とはんだボール18とをボンディングするためのワイヤボンドサイトとボンディングパッドとの電気的な接続のため、ボンディングサイトで内在する金属を露呈させるべく、金属層121,123の上にパターンされる。
本発明のいくつかの実施形態において、図7,8に示すように、第2(上部)インバーテッドパッケージの上に補助ダイがスタックされる。
図7は、図2を参照して上述したように、インバーテッドLGAパッケージ202がBGAパッケージ102におけるダイ214の上にスペーサによって分離されてスタックされ、また、補助ダイ724がLGAパッケージ基板212の上方向側に取り付けられると共にワイヤボンドされる、本発明によるマルチチップモジュールを符号70で示す。図7の実施形態のある特徴は、図2における特徴に対応し、同様な特徴が同種の参照番号によって認識される。補助ダイ724は、接着剤713を用いて基板212表面に固定され、基板212の上方向側のトレースに対するワイヤボンド726によって電気的に接続される。下部パッケージ基板12の露出した上方向側及びその上に取り付けられたモジュールの部品は、モールド727によってカプセル化される。二つ以上の補助ダイが、それぞれスタックされたダイの寸法に従って要求されるスペーサによって分離される一つの近傍にて、第2(上部)インバーテッドパッケージの上にスタックされる。
図8は、図2を参照して上述したように、インバーテッドLGAパッケージ202がBGAパッケージ102におけるダイ214の上にスペーサによって分離されてスタックされ、また、補助ダイ824がフリップチップ形状におけるLGAパッケージ基板212の上方向側に取り付けられる、本発明によるマルチチップモジュールを符号80で示す。図8の実施形態のある特徴は、図2(及び図8)における特徴に対応し、同様な特徴が同種の参照番号によって認識される。補助ダイ824は、(ゴールドバンプのような)バンプあるいは(はんだボールのような)ボール826によって基板212の上方向側上のトレースに相互接続される。アンダーフィル813は、フリップチップアタッチメントを保証し且つダイ、基板表面及びバンプあるいはボールの電気的特徴を保護すべく、ダイ824の下方向(活動)側及び基板212の上方向側間の空間を満たす。下部パッケージ基板12の露出した上方向側とその上に取り付けられたモジュールの部品とは、モールド827によってカプセル化される。
本発明のいくつかの実施形態において、図9,10に示すように、第2(上部)インバーテッドパッケージの上に補助ダイがスタックされる。
図9は、図2を参照して上述したように、インバーテッドLGAパッケージ202がBGAパッケージ102におけるダイ214の上にスペーサによって分離されてスタックされ、また、補助インバーテッドLGAパッケージ902がLGAパッケージ基板212の上方向側にインバートされて取り付けられる、本発明によるマルチチップモジュールを符号90で示す。図9の実施形態のある特徴は、図2における特徴に対応し、同様な特徴が同種の参照番号によって認識される。この例における補助パッケージ902は、LGAパッケージである。それは、接着剤を用いて基板912に取り付けられるダイ924を含む。ダイ924は、ワイヤボンドによって基板912に電気的に接続され、ダイ924、基板912の下方向を向く(上部)表面、そして、ワイヤボンドは、モールド927によってカプセル化される。補助LGAパッケージ902は、ワイヤボンド936によって第2(上部)パッケージ202基板212に電気的に相互接続(Z方向相互接続)され、あるいは、ワイヤボンド946によって第1(下部)パッケージ102基板12に接続され、あるいは、図における例のように、第2パッケージ基板及び第1パッケージ基板の両方に電気的に相互接続される。
図10は、図2を参照して上述したように、インバーテッドLGAパッケージ202が第1BGAパッケージ102におけるダイ214の上にスペーサによって分離されてスタックされ、また、補助BGAパッケージ1002がLGAパッケージ基板212の上方向側にインバートされて取り付けられる、本発明によるマルチチップモジュールを符号100で示す。図10の実施形態のある特徴は、図2(及び図9)における特徴に対応し、同様な特徴が同種の参照番号によって認識される。この例における補助パッケージ1002は、BGAパッケージである。それは、接着剤を用いて基板1012に取り付けられるダイ1014を含む。ダイ1014は、はんだボール1018によって基板1012に電気的に接続され、基板1012の下部側上のパターン化された金属層におけるボールパッドに環流され、ダイ1014及びそれを基板1012に接続するワイヤボンドは、モールド1017によってカプセル化される。補助BGAパッケージ1002は、ワイヤボンド1036によって第1(下部)パッケージ102基板12に電気的に相互接続(Z方向相互接続)される。
各種の半導体チップ(ダイ)が本発明によるマルチチップモジュールにおけるいろんな箇所でいろんな結合にて採用され得る。例えば、図2を参照して、本発明によるMCMの一つの実施形態において、下部パッケージは、アプリケーション・スペシフィック・インテグレテッド・チップ(ASIC:application-specific integrated chip)、デジタル信号プロセッサ(DSP:digital signal processor)、グラフィックプロセッサ(graphics processor)、あるいは中央処理ユニット(CPU:central processing unit )のようなプロセッサであるシングルダイ214を有し得る。そのようなモジュールにおいて、上部パッケージは、例えば、FLASHメモリダイ(NORあるいはNANDタイプ)、SRAM、SDRAM、MRAM、DRAM、DDRAMダイといった一以上のダイ224を含むメモリパッケージである。あるいは上部パッケージは、メモリダイ614,624の一以上のタイプの結合を含む(図6の例において示されるように構成される)スタックドダイメモリパッケージである。
あるいは、例えば、図2及び図12を参照して、本発明によるMCMの他実施形態において、モジュールは、DRAMダイ、あるいは一以上のメモリタイプを含み得るダイ214,1214のスタックといったメモリダイであり得るシングルダイ214を下部パッケージが有し得るメモリモジュールであり得る。そのような実施形態において、インバーテッド上部パッケージは、一以上のメモリタイプの一以上のダイ(図2の符号224、図6の符号614,624)を有し得て、異なるメモリタイプが一般的に異なるベンダーによって供給され且つ異なる検査方法及び異なる基準を用いて検査されるため、一般的に上部パッケージは、FLASHメモリパッケージあるいはFLASH及び他のメモリタイプの結合を有するパッケージである。例えば、下部パッケージダイは、DRAMダイであり、「既知の良品ダイ」として供給され、ダイが基板に取り付けられると、能力パラメータが変化し、そして、そのようなダイを含む下部パッケージは、他のメモリ(あるいは他のタイプの)ダイを備えるDRAMダイを有するマルチチップモジュールで使用される前に好ましくは再検査される。そのような検査は、本発明によって円滑にされる。
図8における例に示されるモジュールにおいて、下部パッケージダイ214は、例えば、CPU、DSP、GPUといったプロセッサであり、インバーテッドパッケージダイ224及び補助ダイ824は、メモリダイである。例えば、ダイ224,824の一つは、(DDRやDRAMダイのような)非常に高速なメモリデバイスであり、他は、(FALSHメモリダイのような)不揮発性メモリデバイスである。
図9における例に示すモジュールにおいて、補助パッケージ902は、BCC、GFNあるいはLGAパッケージに基づくテープ基板である。これらは、「LGA」パッケージとして概して参照されるが、従来のLGAパッケージは、(図3Bにおける例として示されるような)相互接続パッドの周囲配列と同様、領域配列を含み、従来のBCCあるいはGFNパッケージは、相互接続のためのたった一つの周囲パッドを有する。
図10における例に示すモジュールの優位点は、補助BGAパッケージ基板に連結パッケージ1002が、例えば、在庫のあるBGAメモリパッケージといった従来のBGAパッケージであるということである。これは、本発明によるモジュールに組み込まれる迅速性及び柔軟性である。
本発明のいくつかの実施形態において、第2(上部)インバーテッドパッケージの上にスタックされる補助は、図11に示すように、(イメージダイといった)フォトセンサダイである。
図11は、図2を参照して上述したように、インバーテッドLGAパッケージ202がBGAパッケージ102におけるダイ214の上にスペーサによって分離されてスタックされ、また、CMOSセンサデバイスによって例示される補助ダイ1184がLGAパッケージ基板212の上方向側に取り付けられる、本発明によるマルチチップモジュールを符号110で示す。図11の実施形態のある特徴は、図2における特徴に対応し、同様な特徴が同種の参照番号によって認識される。この例における補助ダイ1124は、接着剤1113を用いて基板212の上方向側に取り付けられる。ダイ1124は、ワイヤボンド1126によって基板212に電気的に接続される。モールド1127は、ダイ1124及びワイヤボンド1126の余白部、インバーテッドパッケージ202、ダイ214及びパッケージ202間のダイ214及びスペーサの露出した部分、ダイ214及び基板12間のワイヤボンド、そして、Z方向相互接続ワイヤボンド236をカプセル化する。補助ダイ1124の活動表面のフォトセンサ領域1128は、モールド1127によって覆われる。例えば、ガラス、クオーツあるいは透明ポリマーからなる透明窓1180は、乾燥空気といったガスや混合ガスで満たされている空間であって、ダイのフォトセンサ部分の上の空間1184を閉じ込める(そして、実質的にシールする)ことによって、ダイ1124のカバーされていないフォトセンサ部分1128を補う。窓と、ダイ1124のフォトセンサ領域1128上の空間1184とを通って光あるいは像を導くための、レンズ(図示しない)といった光学要素が提供される。そのようなパッケージ110において、インバーテッドパッケージ202は、例えばメモリパッケージであり、下部ダイ214は、例えばGPUといったプロセッサである。そのような実施形態において、モジュール110は、カメラのコアを構成し、携帯通信装置といった携帯装置に適切に使用される。
本発明の他の実施形態において、下部パッケージは、例えば、図12に示すような、他の上にスタックされる二以上のダイを含む。図12を参照して、ダイ214は、図2を参照して上述された基板12に取り付けられ、ワイヤボンド216によって基板12上のトレースに相互接続される。第2ダイ1214は、ダイ214の上にスタックされ、ワイヤボンド1216によって基板12に相互接続される。図2を参照して説明したように、ワイヤ216のループ高さのためのクリアランスを提供すべく、スペーサ1222がダイ1214,214間に介装される。スペーサ1222は、接着剤1221によってダイ214の上方向を向く表面に固定され、ダイ1214は、接着剤1223によってスペーサ1222の上方向を向く表面に固定される。インバーテッドパッケージ202は、ダイ1214の上に取り付けられ、スペーサ222によって離間させられる。スペーサ222は、接着剤221によってダイ1214の上方向を向く表面に固定され、パッケージ202は、接着剤223によってスペーサ222の上方向を向く表面に固定される。インバーテッドパッケージ202は、ワイヤボンド1236によって基板12に相互接続され、モジュールは、モールド1227によってカプセル化される。
図13は、図2におけるようなモジュールを作製するための本発明による組立処理におけるステップのフロー図である。下部ダイは、ステップ1301,1302,1303,1304において、下部基板に取り付けられてワイヤボンドされる。スペーサは、ステップ1305,1306において、下部ダイの上に固定される。インバーテッド上部パッケージは、ステップ1307,1308において、スペーサの上に固定される。プラズマ洗浄ステップ1309がZ方向相互接続ワイヤボンディング1310のためのワイヤボンドサイトを用意するために実施され、モールドの良品接着剤のための全ての表面を用意するためにさらなるプラズマ洗浄1321が続く。ステップ1322,1323において、モールドが導入され且つ養生される。そして、はんだボールが取り付けられ(1324)、モジュールがストリップからシンギュレートされる(1325)。
図14は、上部パッケージの上方向側に固定されるヒートスプレッダーを有する、図4におけるようなモジュールを作製するための本発明による組立処理におけるステップのフロー図である。ステップ1301〜1310までのZ方向相互接続の完成時点に至るまでの処理は、図13の処理と類似する。ここで、Z方向相互接続に続き、接着剤が上部LGAパッケージの上方向側に配置され、ヒートスプレッダーが接着剤の上に置かれ(ステップ1411)、そして、接着剤が養生される(ステップ1412)。さらに、モールドの良品接着剤のための全ての表面を用意するために、プラズマ洗浄(1421)が続く。ステップ1422,1423において、モールドが導入され且つ養生される。そして、はんだボールが取り付けられ(1424)、モジュールがストリップからシンギュレートされる(1425)。
図15は、上部パッケージの上のモールドに埋め込まれるヒートスプレッダーを有する、図5におけるようなモジュールを作製するための本発明による組立処理におけるステップのフロー図である。ステップ1301〜1310までのZ方向相互接続の完成時点に至るまでの処理は、図13,14の処理と類似する。ここで、Z方向相互接続に続き、ステップ1511において、ヒートスプレッダーがモールドキャビティー内に導入される。ステップ1522,1523において、スタックがキャビティー内のヒートスプレッダーの上に置かれ、モールドが導入され且つ養生される。そして、はんだボールが取り付けられ(1524)、モジュールがストリップからシンギュレートされる(1525)。
方法は、確立された工業的インフラを採用し、新しい方法及びツールを必要とする選択的なスタックドパッケージ構造と比べて、低い工業コストを提供し得る。
本発明により上部ダイが組立前にそれぞれ上部パッケージにおいて検査され、「良品」と検査されたパッケージのみがさらに処理のために選択されるという事実により、本発明によるモジュールは、スタックドダイパッケージ(即ち、類似するダイの組を含むスタックドダイパッケージ)と比較してより低いコストを有し得る。従って、材料及び処理浪費が減少する。
また、本発明において採用される上部パッケージに対してスタックドダイパッケージよりも厳格な信頼性検査が行われ、特に、上部パッケージがメモリダイを含むところでメモリ「通電テスト」が行われるため、本発明によるモジュールは、スタックドダイパッケージに比べてより信頼性の高いものとなり得る。
また、パッケージされたダイは、むき出しのダイよりも異なる供給者から直ちに得られる。既知の良品ダイを得るのは困難であり、著しく高価である。
本発明のモジュールにおけるZ方向相互接続のためのワイヤボンディングの使用は、スタックドパッケージ間の他のZ方向相互接続を採用するスタックドパッケージ技術に打ち勝つ追加的な優位点を提供する。ワイヤボンディングは、産業界においてよく確立されており、低いコスト構造を有する。ワイヤボンド処理が自動運転可能であるため、設計変更に応答する高い柔軟性を提供する。そして、低いコストの基板及び組立ツールを許す。正しくは50ミクロンピッチであるワイヤボンドのファインピッチ特性は、LGA及びCSP基板間の非常に多くのZ方向相互接続を許す。それは、高い能力と設計自由度になる。
スペーサは、さらなる設計自由度を与える。スペーサ技術は、著しく大きいLGAが小さいダイの頂部で組み立てられることを許容し、これは、下部ダイが通常大きなダイであるメモリである応用例において特に高い価値を持つ。下部ダイが高周波数で運転される大きなI/Oを備えるプロセッサであれば、ダイは、通常は小さくなり、高い電気的能力を許す低いインダクタンスにとって非常に望ましい短いワイヤ長を、底部で保証しなければならない。
今までに参照された全ての特許及び特許出願がここに組み込まれる。
他の実施形態が特許請求の範囲内に含まれる。例えば、マルチチップパッケージの一以上のパッケージは、マルチチップモジュールにおける各種の装置の機能性のための短距離無線相互接続を提供しつつ、一以上の無線周波数チップ及び一以上の受動素子を含む「Bluetooth 」パッケージと呼ばれるような、短距離無線パッケージである。
従来のスタックドダイパッケージの部分を示す断面略図である。 本発明の実施形態によるマルチチップパッケージであって、ワイヤボンドされたダイの上にスペーサを備える下部BGAパッケージと、下部パッケージダイ上のスペーサの上にスタックされるインバーテッドLGAパッケージとを有するマルチチップパッケージを示す断面略図である。 本発明の実施形態によるマルチチップパッケージにおける底部パッケージの上方向側を示す平面略図である。 本発明の実施形態によるマルチチップパッケージにおける頂部パッケージの下方向側を示す平面略図である。 本発明の実施形態によるマルチチップパッケージであって、ワイヤボンドされたダイの上にスペーサを備える下部BGAパッケージと、下部パッケージダイ上のスペーサの上にスタックされるインバーテッドLGAパッケージと、上部パッケージの上方向側に固定されるヒートスプレッダーとを有するマルチチップパッケージを示す断面略図である。 本発明の実施形態によるマルチチップパッケージであって、ワイヤボンドされたダイの上にスペーサを備える下部BGAパッケージと、下部パッケージダイ上のスペーサの上にスタックされるインバーテッドLGAパッケージと、上部パッケージの上のモジュールにモールドされるヒートスプレッダーとを有するマルチチップパッケージを示す断面略図である。 本発明の実施形態によるマルチチップパッケージであって、ワイヤボンドされたダイの上にスペーサを備える下部BGAパッケージと、下部パッケージダイ上のスペーサの上にスタックされるインバーテッドLGA・2ダイスタックドダイパッケージとを有するマルチチップパッケージを示す断面略図である。 本発明の実施形態によるマルチチップパッケージであって、ワイヤボンドされたダイの上にスペーサを備える下部BGAパッケージと、下部パッケージダイ上のスペーサの上にスタックされるインバーテッドLGAパッケージと、インバーテッドLGAパッケージの上に取り付けられ、ワイヤボンディングによってLGAパッケージ及び下部BGAパッケージ基板に連結されるダイとを有するマルチチップパッケージを示す断面略図である。 本発明の実施形態によるマルチチップパッケージであって、ワイヤボンドされたダイの上にスペーサを備える下部BGAパッケージと、下部パッケージダイ上のスペーサの上にスタックされるインバーテッドLGAパッケージと、インバーテッドLGAパッケージの上に取り付けられるフリップチップダイとを有するマルチチップパッケージを示す断面略図である。 本発明の実施形態によるマルチチップパッケージであって、ワイヤボンドされたダイの上にスペーサを備える下部BGAパッケージと、下部ダイ上のスペーサの上にスタックされる第1インバーテッドLGAパッケージと、第1インバーテッドLGAパッケージの上に取り付けられ、ワイヤボンディングによって第1LGAパッケージ及び下部BGAパッケージ基板に連結される補助インバーテッドLGAパッケージとを有するマルチチップパッケージを示す断面略図である。 本発明の実施形態によるマルチチップパッケージであって、ワイヤボンドされたダイの上にスペーサを備える下部BGAパッケージと、下部パッケージダイ上のスペーサの上にスタックされる第1インバーテッドLGAパッケージと、第1インバーテッドLGAパッケージの上に取り付けられ、ワイヤボンディングによって下部BGAパッケージ基板に連結される補助BGAパッケージとを有するマルチチップパッケージを示す断面略図である。 本発明の実施形態によるマルチチップパッケージであって、ワ イヤボンドされたダイの上のスペーサを備える下部BGAパッケージと、下部パッケージダイ上のスペーサの上にスタックされる第1インバーテッドLGAパッケージと、第1インバーテッドLGAパッケージの上に取り付けられる補助ダイとを有するマルチチップパッケージを示す断面略図である。 本発明の実施形態によるマルチチップパッケージであって、下部2ダイスタックドダイBGAパッケージと、下部パッケージダイの上にスタックされる第1インバーテッドLGAパッケージとを有するマルチチップパッケージを示す断面略図である。 本発明の一実施形態によるマルチチップパッケージを作製するための処理ステップを示すフロー図である。 本発明の他実施形態によるマルチチップパッケージを作製するための処理ステップを示すフロー図である。 本発明の他実施形態によるマルチチップパッケージを作製するための処理ステップを示すフロー図である。

Claims (18)

  1. 積み重ねられた第1及び第2パッケージを含み、前記第1および第2パッケージの各々は、基板に取り付けられたダイを含み、前記第1パッケージのダイは、ワイヤボンドによって前記第1パッケージの基板に接続され、第2パッケージは、反転されると共に、第2パッケージのダイと第1パッケージのダイとの間の空間のための施策を備えて第1パッケージのダイの上に積み重ねられ、前記施策は、スペーサを接着剤により第1パッケージと第2パッケージとの間に固定した構造であり、前記接着剤は、テフロン(登録商標)粒子を有する接着剤、または接着フィルムである、マルチチップパッケージモジュール。
  2. 積み重ねられた第1及び第2パッケージを含み、第1パッケージは、基板に取り付けられたダイを有するBGAパッケージであり、前記第1パッケージのダイは、ワイヤボンドによって前記第1パッケージの基板に電気的に接続され、前記第2パッケージは、基板に取り付けられたダイを含み、第2パッケージが反転されるので、ダイが取り付けられた第2パッケージの基板表面は、下方向を向き、反転されたパッケージは、第1パッケージのダイと反転された前記第2パッケージとの間の離間のための施策を備えて、第1パッケージのダイの上に固定され、前記施策は、スペーサを接着剤により前記第1パッケージと前記第2パッケージとの間に固定した構造であり、前記接着剤は、テフロン粒子を有する接着剤、または接着フィルムである、マルチチップパッケージモジュール。
  3. ワイヤボンドが、第1パッケージのダイのパッドと、反転された第2パッケージの上方向側のZ方向相互接続ワイヤボンドパッドとを接続する、請求項2に記載のマルチチップパッケージモジュール。
  4. ワイヤボンドが、第1パッケージの基板の上方向側のZ方向相互接続ワイヤボンドパッドと、反転された第2パッケージの上方向側のZ方向相互接続ワイヤボンドパッドとを接続する、請求項2に記載のマルチチップパッケージモジュール。
  5. ワイヤボンドが、第1パッケージの基板の上方向側のZ方向相互接続ワイヤボンドパッドと、反転された第2パッケージの上方向側のZ方向相互接続ワイヤボンドパッドとを接続し、ワイヤボンドが、第1パッケージのダイのパッドと、反転された第2パッケージの
    上方向側のZ方向相互接続ワイヤボンドパッドとを接続する、請求項2に記載のマルチチップパッケージモジュール。
  6. 反転された第2パッケージは、複数の反転されたダイを含む請求項2に記載のマルチチップパッケージモジュール。
  7. 第1パッケージは、複数のダイを含み、反転された第2パッケージは、前記ダイの最上位に取り付けられる請求項2に記載のマルチチップパッケージモジュール。
  8. 反転された第2パッケージの上に取り付けられる補助ダイをさらに含む請求項2に記載のマルチチップパッケージモジュール。
  9. 補助ダイは、第2パッケージの基板にワイヤボンドされる請求項8に記載のマルチチップパッケージモジュール。
  10. 補助ダイは、第1パッケージの基板にワイヤボンドされる請求項8に記載のマルチチップパッケージモジュール。
  11. ヒートスプレッダーをさらに含む請求項2に記載のマルチチップパッケージモジュール。
  12. ヒートスプレッダーは、最上位のパッケージの上方向を向く表面に固定される請求項11に記載のマルチチップパッケージモジュール。
  13. ヒートスプレッダーは、第2パッケージの補助ダイの上方向を向く表面に固定される請求項11に記載のマルチチップパッケージモジュール。
  14. 電気非伝導性で熱伝導性のモールドがモジュールカプセル化に採用される請求項2に記載のマルチチップパッケージモジュール。
  15. ダイの上に積み重ねられた、反転されたパッケージを有するマルチチップパッケージモジュールの製造方法であって、第1基板の上方向側に取り付けられた第1ダイを有する第1パッケージ、および、第2基板の上方向側に取り付けられた第2ダイを有する第2パッケージを提供し、前記第1パッケージの前記第1ダイの上に上下反転された前記第2パッケージを積み重ね、前記第2パッケージの下方を向いた面と、前記第1ダイを前記第1基板に接続するワイヤボンドとが相互にダメージを与えるのを防止すべく、前記第2パッケージと前記第1ダイとの間の離間のために施策がなされ、
    前記施策は、スペーサを接着剤により第1パッケージと第2パッケージとの間に固定した構造であり、前記接着剤は、テフロン粒子を有する接着剤、または接着フィルムである、方法。
  16. ダイの上に積み重ねられた、反転されたパッケージを有するマルチチップパッケージモジュールの製造方法であって、第1パッケージの第1ダイを第1パッケージの第1基板に取り付け、前記第1基板に前記第1ダイをワイヤボンドし、前記第1ダイの上にスペーサを固定し、第2パッケージの第2ダイを第2パッケージの第2基板に取り付け、前記スペーサの上に反転された前記第2パッケージを固定し、Z方向相互接続ワイヤボンディングのためのワイヤボンドサイトを用意すべく、第1プラズマ洗浄を実施し、Z方向相互接続ワイヤボンディングを実行し、モールドの好接着のための表面を用意すべく、第2プラズマ洗浄を実施し、モールドを導入して養生し、はんだボールを取り付ける方法であり、
    前記スペーサは接着剤により前記第1パッケージと前記第2パッケージとの間に固定され、前記接着剤は、テフロン粒子を有する接着剤、または接着フィルムである、方法。
  17. Z方向相互接続に続き、第2パッケージの上方向側に接着剤を提供し、接着剤の上にヒートスプレッダーを配置し、接着剤を養生することをさらに含む請求項16に記載の方法。
  18. Z方向相互接続に続き、モールドキャビティー内にヒートスプレッダーを配置し、キャビティー内のヒートスプレッダーの上のダイの上に固定される、組み立てられて反転されたパッケージを配置し、キャビティー内に成型コンパウンドを導入し、コンパウンドを養生してモールドすることをさらに含む請求項16に記載の方法。
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Families Citing this family (125)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401020B1 (ko) * 2001-03-09 2003-10-08 앰코 테크놀로지 코리아 주식회사 반도체칩의 스택킹 구조 및 이를 이용한 반도체패키지
US6856009B2 (en) * 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
TWI283467B (en) * 2003-12-31 2007-07-01 Advanced Semiconductor Eng Multi-chip package structure
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US7745918B1 (en) 2004-11-24 2010-06-29 Amkor Technology, Inc. Package in package (PiP)
KR100593703B1 (ko) * 2004-12-10 2006-06-30 삼성전자주식회사 돌출부 와이어 본딩 구조 보강용 더미 칩을 포함하는반도체 칩 적층 패키지
US7822912B2 (en) * 2005-03-14 2010-10-26 Phision Electronics Corp. Flash storage chip and flash array storage system
US8395251B2 (en) * 2005-05-12 2013-03-12 Stats Chippac Ltd. Integrated circuit package to package stacking system
US20060284298A1 (en) * 2005-06-15 2006-12-21 Jae Myun Kim Chip stack package having same length bonding leads
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
US8796836B2 (en) 2005-08-25 2014-08-05 Micron Technology, Inc. Land grid array semiconductor device packages
US7291900B2 (en) 2005-08-25 2007-11-06 Micron Technology, Inc. Lead frame-based semiconductor device packages incorporating at least one land grid array package
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
JP5522561B2 (ja) * 2005-08-31 2014-06-18 マイクロン テクノロジー, インク. マイクロ電子デバイスパッケージ、積重ね型マイクロ電子デバイスパッケージ、およびマイクロ電子デバイスを製造する方法
CN100433327C (zh) * 2005-09-15 2008-11-12 南茂科技股份有限公司 芯片封装体与堆叠型芯片封装结构
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
JP5193045B2 (ja) 2005-09-30 2013-05-08 モサイド・テクノロジーズ・インコーポレーテッド 出力制御部を備えたメモリ
US20070165457A1 (en) * 2005-09-30 2007-07-19 Jin-Ki Kim Nonvolatile memory system
JP4930970B2 (ja) * 2005-11-28 2012-05-16 ルネサスエレクトロニクス株式会社 マルチチップモジュール
US8093717B2 (en) * 2005-12-09 2012-01-10 Intel Corporation Microstrip spacer for stacked chip scale packages, methods of making same, methods of operating same, and systems containing same
US8258599B2 (en) * 2005-12-15 2012-09-04 Atmel Corporation Electronics package with an integrated circuit device having post wafer fabrication integrated passive components
US20070138628A1 (en) * 2005-12-15 2007-06-21 Lam Ken M Apparatus and method for increasing the quantity of discrete electronic components in an integrated circuit package
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
CN100459124C (zh) * 2005-12-30 2009-02-04 日月光半导体制造股份有限公司 多芯片封装结构
US20070158537A1 (en) * 2006-01-10 2007-07-12 Nanogate Optoelectronic Robot, Inc. Package for Image Sensor and Identification Module
US7768083B2 (en) 2006-01-20 2010-08-03 Allegro Microsystems, Inc. Arrangements for an integrated sensor
US20070170599A1 (en) * 2006-01-24 2007-07-26 Masazumi Amagai Flip-attached and underfilled stacked semiconductor devices
US8120156B2 (en) * 2006-02-17 2012-02-21 Stats Chippac Ltd. Integrated circuit package system with die on base package
US20080237824A1 (en) * 2006-02-17 2008-10-02 Amkor Technology, Inc. Stacked electronic component package having single-sided film spacer
US7675180B1 (en) 2006-02-17 2010-03-09 Amkor Technology, Inc. Stacked electronic component package having film-on-wire spacer
US20070231970A1 (en) * 2006-03-31 2007-10-04 Tsuyoshi Fukuo Cured mold compound spacer for stacked-die package
TWI296148B (en) * 2006-04-28 2008-04-21 Advanced Semiconductor Eng Stackable semiconductor package and the method for making the same
US7633144B1 (en) 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
TWI298198B (en) * 2006-05-30 2008-06-21 Advanced Semiconductor Eng Stackable semiconductor package
TWI339436B (en) * 2006-05-30 2011-03-21 Advanced Semiconductor Eng Stackable semiconductor package
US7838971B2 (en) * 2006-07-11 2010-11-23 Atmel Corporation Method to provide substrate-ground coupling for semiconductor integrated circuit dice constructed from SOI and related materials in stacked-die packages
US7932590B2 (en) * 2006-07-13 2011-04-26 Atmel Corporation Stacked-die electronics package with planar and three-dimensional inductor elements
JP5069879B2 (ja) * 2006-07-31 2012-11-07 三洋電機株式会社 回路装置
US7687892B2 (en) * 2006-08-08 2010-03-30 Stats Chippac, Ltd. Quad flat package
TWI317993B (en) * 2006-08-18 2009-12-01 Advanced Semiconductor Eng Stackable semiconductor package
KR100809701B1 (ko) * 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
US8269319B2 (en) * 2006-10-13 2012-09-18 Tessera, Inc. Collective and synergistic MRAM shields
US8154881B2 (en) * 2006-11-13 2012-04-10 Telecommunication Systems, Inc. Radiation-shielded semiconductor assembly
JP5616636B2 (ja) * 2006-12-14 2014-10-29 ラムバス・インコーポレーテッド マルチダイメモリ素子
WO2008074185A1 (en) * 2006-12-19 2008-06-26 Intel Corporation Integrated circuit package and its manufacturing method, memory system
US7687897B2 (en) * 2006-12-28 2010-03-30 Stats Chippac Ltd. Mountable integrated circuit package-in-package system with adhesive spacing structures
US7714377B2 (en) * 2007-04-19 2010-05-11 Qimonda Ag Integrated circuits and methods of manufacturing thereof
US7915667B2 (en) * 2008-06-11 2011-03-29 Qimonda Ag Integrated circuits having a contact region and methods for manufacturing the same
US7969018B2 (en) * 2008-07-15 2011-06-28 Infineon Technologies Ag Stacked semiconductor chips with separate encapsulations
KR101007932B1 (ko) * 2008-07-25 2011-01-14 세크론 주식회사 패턴 위치 결정 방법, 캐비티 위치 결정 방법 및 솔더 범프형성 방법
DE102008054735A1 (de) * 2008-12-16 2010-06-17 Robert Bosch Gmbh Leadless-Gehäusepackung
US8533853B2 (en) 2009-06-12 2013-09-10 Telecommunication Systems, Inc. Location sensitive solid state drive
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置
KR20110074135A (ko) * 2009-12-24 2011-06-30 삼성전자주식회사 내장 회로 기판을 구비한 시스템 인 패키지
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8749037B1 (en) * 2011-10-28 2014-06-10 Altera Corporation Multi-access memory system and a method to manufacture the system
US9502360B2 (en) * 2012-01-11 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Stress compensation layer for 3D packaging
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
KR20130105175A (ko) * 2012-03-16 2013-09-25 삼성전자주식회사 보호 층을 갖는 반도체 패키지 및 그 형성 방법
US9768137B2 (en) * 2012-04-30 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Stud bump structure for semiconductor package assemblies
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9418971B2 (en) 2012-11-08 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure including a thermal isolation material and method of forming the same
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP6128993B2 (ja) * 2013-06-28 2017-05-17 キヤノン株式会社 積層型半導体装置、プリント回路板、電子機器及び積層型半導体装置の製造方法
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) * 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9735082B2 (en) 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US9667900B2 (en) * 2013-12-09 2017-05-30 Optiz, Inc. Three dimensional system-on-chip image sensor package
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9899794B2 (en) * 2014-06-30 2018-02-20 Texas Instruments Incorporated Optoelectronic package
US9627367B2 (en) 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9786632B2 (en) * 2015-07-30 2017-10-10 Mediatek Inc. Semiconductor package structure and method for forming the same
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
KR102372300B1 (ko) * 2015-11-26 2022-03-08 삼성전자주식회사 스택 패키지 및 그 제조 방법
US9984992B2 (en) * 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9704819B1 (en) * 2016-03-29 2017-07-11 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Three dimensional fully molded power electronics module having a plurality of spacers for high power applications
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9859255B1 (en) * 2016-10-01 2018-01-02 Intel Corporation Electronic device package
KR20180055635A (ko) * 2016-11-14 2018-05-25 삼성전자주식회사 반도체 모듈
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10935612B2 (en) 2018-08-20 2021-03-02 Allegro Microsystems, Llc Current sensor having multiple sensitivity ranges
JP7094828B2 (ja) * 2018-08-21 2022-07-04 キヤノン株式会社 集積回路装置
US20200402958A1 (en) * 2019-06-20 2020-12-24 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and methods of manufacturing the same
US11293979B2 (en) 2019-10-22 2022-04-05 Peter Shun Shen Wang Method of and an arrangement for analyzing manufacturing defects of multi-chip modules made without known good die
CN113539989B (zh) * 2020-04-13 2023-07-21 烽火通信科技股份有限公司 一种多芯片散热封装结构及封装方法
TWI761864B (zh) * 2020-06-19 2022-04-21 海華科技股份有限公司 散熱式晶片級封裝結構
US11308257B1 (en) 2020-12-15 2022-04-19 International Business Machines Corporation Stacked via rivets in chip hotspots
US11567108B2 (en) 2021-03-31 2023-01-31 Allegro Microsystems, Llc Multi-gain channels for multi-range sensor
TWI765791B (zh) * 2021-07-30 2022-05-21 華碩電腦股份有限公司 印刷電路板與具有該印刷電路板之電子裝置
TWI843347B (zh) * 2022-12-20 2024-05-21 矽品精密工業股份有限公司 電子封裝件及其製法

Family Cites Families (124)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02312265A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 半導体装置
US5446620A (en) * 1990-08-01 1995-08-29 Staktek Corporation Ultra high density integrated circuit packages
FR2670322B1 (fr) * 1990-12-05 1997-07-04 Matra Espace Modules de memoire a l'etat solide et dispositifs de memoire comportant de tels modules
JPH05152505A (ja) 1991-11-25 1993-06-18 Fujitsu Ltd 電子回路実装基板
JPH05160170A (ja) 1991-12-10 1993-06-25 Fujitsu Ltd 半導体装置の製造方法及び製造装置
JPH05206365A (ja) 1992-01-30 1993-08-13 Fuji Electric Co Ltd 半導体装置およびその組立用リードフレーム
US5222014A (en) * 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
FR2694840B1 (fr) 1992-08-13 1994-09-09 Commissariat Energie Atomique Module multi-puces à trois dimensions.
US5340771A (en) * 1993-03-18 1994-08-23 Lsi Logic Corporation Techniques for providing high I/O count connections to semiconductor dies
US5444296A (en) * 1993-11-22 1995-08-22 Sun Microsystems, Inc. Ball grid array packages for high speed applications
US5675180A (en) * 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US5436203A (en) * 1994-07-05 1995-07-25 Motorola, Inc. Shielded liquid encapsulated semiconductor device and method for making the same
MY112145A (en) * 1994-07-11 2001-04-30 Ibm Direct attachment of heat sink attached directly to flip chip using flexible epoxy
US5652185A (en) 1995-04-07 1997-07-29 National Semiconductor Corporation Maximized substrate design for grid array based assemblies
DE69634376D1 (de) * 1995-05-12 2005-03-31 St Microelectronics Inc IC-Packungsfassungssystem mit niedrigem Profil
US5719440A (en) * 1995-12-19 1998-02-17 Micron Technology, Inc. Flip chip adaptor package for bare die
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US6075289A (en) * 1996-10-24 2000-06-13 Tessera, Inc. Thermally enhanced packaged semiconductor assemblies
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US5898219A (en) * 1997-04-02 1999-04-27 Intel Corporation Custom corner attach heat sink design for a plastic ball grid array integrated circuit package
JP2964983B2 (ja) 1997-04-02 1999-10-18 日本電気株式会社 三次元メモリモジュール及びそれを用いた半導体装置
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
US5982633A (en) * 1997-08-20 1999-11-09 Compaq Computer Corporation Opposed ball grid array mounting
JP3834426B2 (ja) * 1997-09-02 2006-10-18 沖電気工業株式会社 半導体装置
CA2218307C (en) * 1997-10-10 2006-01-03 Gennum Corporation Three dimensional packaging configuration for multi-chip module assembly
JP3644662B2 (ja) * 1997-10-29 2005-05-11 株式会社ルネサステクノロジ 半導体モジュール
JPH11219984A (ja) 1997-11-06 1999-08-10 Sharp Corp 半導体装置パッケージおよびその製造方法ならびにそのための回路基板
US5899705A (en) * 1997-11-20 1999-05-04 Akram; Salman Stacked leads-over chip multi-chip module
JP2000208698A (ja) * 1999-01-18 2000-07-28 Toshiba Corp 半導体装置
JP3178405B2 (ja) 1998-03-05 2001-06-18 住友金属工業株式会社 熱応力を緩和した積層半導体装置モジュール
SG75958A1 (en) 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US6451624B1 (en) 1998-06-05 2002-09-17 Micron Technology, Inc. Stackable semiconductor package having conductive layer and insulating layers and method of fabrication
US6034875A (en) * 1998-06-17 2000-03-07 International Business Machines Corporation Cooling structure for electronic components
US5977640A (en) * 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
JP3643706B2 (ja) * 1998-07-31 2005-04-27 三洋電機株式会社 半導体装置
JP2000058691A (ja) 1998-08-07 2000-02-25 Sharp Corp ミリ波半導体装置
US6051887A (en) * 1998-08-28 2000-04-18 Medtronic, Inc. Semiconductor stacked device for implantable medical apparatus
US6201302B1 (en) * 1998-12-31 2001-03-13 Sampo Semiconductor Corporation Semiconductor package having multi-dies
JP3685947B2 (ja) * 1999-03-15 2005-08-24 新光電気工業株式会社 半導体装置及びその製造方法
JP4075204B2 (ja) 1999-04-09 2008-04-16 松下電器産業株式会社 積層型半導体装置
US6118176A (en) * 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame
US6890798B2 (en) * 1999-06-08 2005-05-10 Intel Corporation Stacked chip packaging
US6238949B1 (en) 1999-06-18 2001-05-29 National Semiconductor Corporation Method and apparatus for forming a plastic chip on chip package module
JP3526788B2 (ja) * 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
SG87046A1 (en) * 1999-08-17 2002-03-19 Micron Technology Inc Multi-chip module with stacked dice
US6424033B1 (en) * 1999-08-31 2002-07-23 Micron Technology, Inc. Chip package with grease heat sink and method of making
WO2001018864A1 (fr) * 1999-09-03 2001-03-15 Seiko Epson Corporation Dispositif a semi-conducteurs, son procede de fabrication, carte de circuit et dispositif electronique
JP2001156212A (ja) * 1999-09-16 2001-06-08 Nec Corp 樹脂封止型半導体装置及びその製造方法
JP2001094045A (ja) * 1999-09-22 2001-04-06 Seiko Epson Corp 半導体装置
JP3415509B2 (ja) 1999-09-28 2003-06-09 エヌイーシーマイクロシステム株式会社 半導体装置
JP3485507B2 (ja) * 1999-10-25 2004-01-13 沖電気工業株式会社 半導体装置
JP2001127246A (ja) * 1999-10-29 2001-05-11 Fujitsu Ltd 半導体装置
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP2001223326A (ja) 2000-02-09 2001-08-17 Hitachi Ltd 半導体装置
KR100335717B1 (ko) * 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
US6462421B1 (en) * 2000-04-10 2002-10-08 Advanced Semicondcutor Engineering, Inc. Multichip module
JP2001308262A (ja) * 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止bga型半導体装置
TW445610B (en) * 2000-06-16 2001-07-11 Siliconware Precision Industries Co Ltd Stacked-die packaging structure
TW459361B (en) * 2000-07-17 2001-10-11 Siliconware Precision Industries Co Ltd Three-dimensional multiple stacked-die packaging structure
US6472758B1 (en) 2000-07-20 2002-10-29 Amkor Technology, Inc. Semiconductor package including stacked semiconductor dies and bond wires
JP2002040095A (ja) * 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
US6593648B2 (en) * 2000-08-31 2003-07-15 Seiko Epson Corporation Semiconductor device and method of making the same, circuit board and electronic equipment
JP4570809B2 (ja) * 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
US6492726B1 (en) 2000-09-22 2002-12-10 Chartered Semiconductor Manufacturing Ltd. Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection
JP2002118201A (ja) * 2000-10-05 2002-04-19 Hitachi Ltd 半導体装置およびその製造方法
JP3913481B2 (ja) 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
TW459363B (en) 2000-11-22 2001-10-11 Kingpak Tech Inc Integrated circuit stacking structure and the manufacturing method thereof
JP2002170921A (ja) * 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3798620B2 (ja) 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
US6340846B1 (en) * 2000-12-06 2002-01-22 Amkor Technology, Inc. Making semiconductor packages with stacked dies and reinforced wire bonds
JP2002176136A (ja) 2000-12-08 2002-06-21 Mitsubishi Electric Corp マルチチップパッケージ、半導体及び半導体製造装置
US6777819B2 (en) * 2000-12-20 2004-08-17 Siliconware Precision Industries Co., Ltd. Semiconductor package with flash-proof device
US6734539B2 (en) * 2000-12-27 2004-05-11 Lucent Technologies Inc. Stacked module package
JP2002208656A (ja) * 2001-01-11 2002-07-26 Mitsubishi Electric Corp 半導体装置
JP2002222903A (ja) 2001-01-26 2002-08-09 Mitsubishi Electric Corp 半導体パッケージ及び半導体装置
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
JP2002231885A (ja) * 2001-02-06 2002-08-16 Mitsubishi Electric Corp 半導体装置
JP4780844B2 (ja) * 2001-03-05 2011-09-28 Okiセミコンダクタ株式会社 半導体装置
TW502408B (en) * 2001-03-09 2002-09-11 Advanced Semiconductor Eng Chip with chamfer
JP2002280516A (ja) * 2001-03-19 2002-09-27 Toshiba Corp 半導体モジュール
SG108245A1 (en) * 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
US6400007B1 (en) * 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
US6888240B2 (en) 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US6472741B1 (en) * 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
JP2002373969A (ja) * 2001-06-15 2002-12-26 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6734552B2 (en) * 2001-07-11 2004-05-11 Asat Limited Enhanced thermal dissipation integrated circuit package
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
KR100445073B1 (ko) * 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지
US6787916B2 (en) * 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6847105B2 (en) * 2001-09-21 2005-01-25 Micron Technology, Inc. Bumping technology in stacked die configurations
US6599779B2 (en) * 2001-09-24 2003-07-29 St Assembly Test Service Ltd. PBGA substrate for anchoring heat sink
JP4917225B2 (ja) 2001-09-28 2012-04-18 ローム株式会社 半導体装置
TW523887B (en) * 2001-11-15 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor packaged device and its manufacturing method
US6737750B1 (en) * 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
US20030113952A1 (en) * 2001-12-19 2003-06-19 Mahesh Sambasivam Underfill materials dispensed in a flip chip package by way of a through hole
TW523894B (en) * 2001-12-24 2003-03-11 Siliconware Precision Industries Co Ltd Semiconductor device and its manufacturing method
JP3865055B2 (ja) 2001-12-28 2007-01-10 セイコーエプソン株式会社 半導体装置の製造方法
JP2003273317A (ja) 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
JP3688249B2 (ja) 2002-04-05 2005-08-24 Necエレクトロニクス株式会社 半導体装置の製造方法
JP3550391B2 (ja) 2002-05-15 2004-08-04 沖電気工業株式会社 半導体装置及びその製造方法
US6906415B2 (en) * 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
US6600222B1 (en) * 2002-07-17 2003-07-29 Intel Corporation Stacked microelectronic packages
KR100442880B1 (ko) * 2002-07-24 2004-08-02 삼성전자주식회사 적층형 반도체 모듈 및 그 제조방법
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
US6972481B2 (en) 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
US7053476B2 (en) * 2002-09-17 2006-05-30 Chippac, Inc. Semiconductor multi-package module having package stacked over die-down flip chip ball grid array package and having wire bond interconnect between stacked packages
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US6838761B2 (en) * 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
KR20050074961A (ko) * 2002-10-08 2005-07-19 치팩, 인코포레이티드 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈
TW567601B (en) 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
SG114585A1 (en) * 2002-11-22 2005-09-28 Micron Technology Inc Packaged microelectronic component assemblies
TW576549U (en) * 2003-04-04 2004-02-11 Advanced Semiconductor Eng Multi-chip package combining wire-bonding and flip-chip configuration
TWI225292B (en) 2003-04-23 2004-12-11 Advanced Semiconductor Eng Multi-chips stacked package
US6818980B1 (en) 2003-05-07 2004-11-16 Asat Ltd. Stacked semiconductor package and method of manufacturing the same
US7342248B2 (en) * 2003-05-15 2008-03-11 Shinko Electric Industries Co., Ltd. Semiconductor device and interposer
TWI299551B (en) * 2003-06-25 2008-08-01 Via Tech Inc Quad flat no-lead type chip carrier
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
US20060138631A1 (en) * 2003-12-31 2006-06-29 Advanced Semiconductor Engineering, Inc. Multi-chip package structure
US20060043556A1 (en) 2004-08-25 2006-03-02 Chao-Yuan Su Stacked packaging methods and structures

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