JP4408713B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4408713B2
JP4408713B2 JP2004026666A JP2004026666A JP4408713B2 JP 4408713 B2 JP4408713 B2 JP 4408713B2 JP 2004026666 A JP2004026666 A JP 2004026666A JP 2004026666 A JP2004026666 A JP 2004026666A JP 4408713 B2 JP4408713 B2 JP 4408713B2
Authority
JP
Japan
Prior art keywords
film
silicon
semiconductor device
silicon nitride
nitride film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004026666A
Other languages
English (en)
Other versions
JP2005222994A (ja
Inventor
達矢 宇佐美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2004026666A priority Critical patent/JP4408713B2/ja
Priority to US11/047,576 priority patent/US7291911B2/en
Publication of JP2005222994A publication Critical patent/JP2005222994A/ja
Priority to US11/892,923 priority patent/US7488674B2/en
Application granted granted Critical
Publication of JP4408713B2 publication Critical patent/JP4408713B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は半導体装置及びその製造方法に関し、特に、基板を貫通する導電性プラグを備えるＳｉＰ（System in a Package）用シリコンスペーサの構造及びその製造方法に関する。
電子機器の小型化、高性能化に伴って、電子機器に搭載される半導体装置に対しても小型化、多機能化が求められている。半導体装置の多機能化を実現する方法として、複数の半導体チップを平面的に並べ、これらをＴＡＢ（tape automated bonding）などによって接続する方法と、複数の半導体チップを厚み方向に積層して接続する方法とがあるが、小型化を実現するためには厚み方向に積層する方法が優れている。
ここで、２つの半導体チップを厚み方向に積層する場合は、各々の半導体チップに電極を形成し、双方の半導体チップを対向させて半田ボールなどを介して貼り合わせる方法（いわゆるフェイスダウンボンディング）などが用いられるが、３つ以上の半導体チップを積層する場合には、半導体基板を貫通する導電性プラグを備えた半導体装置（いわゆるシリコンスペーサ）が用いられる（例えば、下記特許文献１）。
下記特許文献１に記載された半導体装置の製造方法について図面を参照して説明する。まず、図９（ａ）に示すように、予め内部に所望の素子が形成され、表面にシリコン窒化膜からなる第１の層間絶縁膜１０が形成されたシリコン基板１に、シリコン酸化膜からなるマスクパターン１１を形成し、Ｆ系ガスを用いたＲＩＥ法により第１の層間絶縁膜１０及びシリコン基板１をエッチングして、第１の層間絶縁膜１０を貫通する所定の深さの孔４を形成する。
次に、図９（ｂ）に示すように、ＬＰＣＶＤ法を用いて、シリコン基板１全面にシリコン酸化膜、シリコン窒化膜を順次堆積して、第１の層間絶縁膜１０上及び孔４の内壁、底部に積層構造の積層絶縁膜１２を形成する。
次に、図９（ｃ）に示すように、ＣＶＤ法、スパッタ法、メッキ法などを用いて、シリコン基板１全面に導電性プラグとなるＷ（タングステン）、Ｍｏ（モリブデン）などの導電材料を堆積し、孔４内部を導電材料で埋設した後、ＣＭＰ法やエッチバック法などを用いて、第１の層間絶縁膜１０が露出するまで導電材料及び積層絶縁膜１２をエッチングして、導電性プラグ５ａを形成する。
次に、図１０（ａ）に示すように、シリコン基板１上に金属配線、層間絶縁膜、プラグなどからなる多層配線構造１３を形成する。その後、多層配線構造１３の表面に溝を形成し、この溝にパッド１４を形成する。
次に、図１０（ｂ）に示すように、ＣＭＰ、化学研磨、機械研磨、ウェットエッチング、ドライエッチングなどを用いて、孔４が形成された面と反対側（裏面側）の面を、孔４の底部の積層絶縁膜１２が露出するまで研削する。
次に、図１０（ｃ）に示すように、孔４の側壁の積層絶縁膜１２の一部が露出するまでシリコン基板１の裏面を選択的にエッチングし、その後、プラズマＣＶＤ法を用いてシリコン基板１の裏面全面にシリコン酸化膜１５を形成する。その際、低温プロセスが要求される場合はシリコン酸化膜１５に代えてＳＯＧ膜を形成したり、シリコン基板１が受ける応力を小さくしたい場合はポリイミド膜などの有機膜を形成する。
次に、図１０（ｄ）に示すように、ＣＭＰ法を用いて導電性プラグ５ａが露出するまでシリコン酸化膜１５及び積層絶縁膜１２を研磨する。これにより、貫通孔内に積層絶縁膜１２を介して導電性プラグ５ａが埋め込まれた半導体装置（シリコンスペーサ）が完成する。
特開平１０−２２３８３３号公報（第５−１２頁、第４図）
このように、上記構造の半導体装置（シリコンスペーサ）を形成するには、シリコン基板１の表面側に導電性プラグ５ａを形成した後、ＣＭＰ法などによってシリコン基板１の裏面側を研削し、更に裏面側にシリコン酸化膜１５などの絶縁膜を形成した後、導電性プラグ５ａの表面を露出させるために絶縁膜を研削する必要があるが、シリコン基板１を補強せずに裏面の研削や絶縁膜の形成などの工程を行うとシリコン基板１が破損したり、内部に形成されている素子の特性が変化するなどの不具合が生じ、また作業性も悪い。そこで、通常は、導電性プラグ５ａを形成した後、シリコン基板１の表面側にガラス基板などからなる支持体を接着剤で接着し、シリコン基板１の裏面側の研削、絶縁膜の形成、絶縁膜の研削を行い、その後、該支持体を取り外す方法が用いられる。
しかしながら、接着剤は一般に熱に弱いため、支持体が接着剤で固定されたシリコン基板１の裏面側に絶縁膜を形成する際、その成膜温度を低くしなければならない。そのため、成膜された絶縁膜は機械的強度が弱く、導電性プラグを露出させるための絶縁膜のＣＭＰ工程で絶縁膜が剥離してしまったり、スクラッチと呼ばれる微少なキズが生じる等の不具合が発生してしまう。
また、上記特許文献１には、低温プロセスが要求される場合には、シリコン酸化膜１５に代えてＳＯＧ膜等の塗布膜を用いるとよいと記載されているが、ＳＯＧ膜は膜の機械的強度が弱く、シリコン基板１に対する密着性も悪いために、やはりＣＭＰ工程で剥離が生じてしまう。また、ＳＯＧ膜を低温で焼成したままとすると、ＳＯＧの脱水、縮合反応が十分に行われないために吸湿性のあるリークの多い膜になってしまう。
本発明は上記問題点を鑑みてなされたものであって、その主たる目的は、基板を貫通する導電性プラグが形成されるシリコン基板に、剥離しにくく、かつ、リークの少ない良質なシリコン絶縁膜を低温で形成することができる半導体装置の製造方法及び該方法で製造された半導体装置を提供することにある。
上記目的を達成するため、本発明の半導体装置の製造方法は、半導体基板の一方の面に所定の深さの孔を形成する工程と、前記孔の内部に絶縁膜を介して導電材料を埋設して導電性プラグを形成する工程と、前記半導体基板の前記一方の面に、接着剤を用いて支持部材を固定する工程と、前記半導体基板の他方の面を、前記導電性プラグが突出するまで研削する工程と、前記他方の面に、単一周波数の平行平板型プラズマＣＶＤ法を用い、成膜用ガスとしてＳｉＨ ４ 、ＮＨ ３ 及びＮ ２ を含む混合ガスを用いて、前記支持部材を固定可能な前記接着剤の耐熱温度以下の成膜温度でシリコン窒化膜を形成する工程と、前記導電性プラグ表面の前記シリコン窒化膜を研削する工程と、前記半導体基板から前記支持部材を取り外す工程と、を少なくとも有するものである。
本発明においては、前記シリコン窒化膜を、１００℃以下の温度で成膜する構成とすることができる。
このように、本発明の構成によれば、シリコン基板を研削した面を保護、絶縁するためのシリコン窒化膜を形成する際に、反応ガスとしてＳｉＨ４、Ｎ２、ＮＨ３を含む混合ガスを用い、単一周波数の平行平板型プラズマＣＶＤ法により成膜することにより、成膜温度を支持体を接着する接着剤の耐熱温度である略１００℃以下にしても、次工程のＣＭＰ工程での剥離がなく、かつ、リークの少ない良質な膜、すなわち、屈折率で規定すると波長６３３ｎｍに対する屈折率が略１．８乃至１．９の膜を形成することができる。
以上説明したように、本発明の半導体装置及びその製造方法によれば、下記記載の効果を奏する。
本発明の第１の効果は、基板を貫通する導電性プラグを備えたシリコンスペーサの基板研削面（裏面）に、支持体を接着する接着剤の耐熱温度である略１００℃以下の低温でシリコン窒化膜を形成することができるということである。
その理由は、シリコン窒化膜を２周波のプラズマＣＶＤ法で形成するのではなく、単一周波数の平行平板型プラズマＣＶＤ法で形成しているからである。
また、本発明の第２の効果は、成膜後のＣＭＰ工程での剥離がなく、かつ、リークの少ない良質なシリコン窒化膜を形成することができるということである。
その理由は、反応ガスとしてＳｉＨ４、Ｎ２、ＮＨ３を含む混合ガスを用いて成膜することにより、単一周波数の平行平板型プラズマＣＶＤ法を用いても、ＳｉＨ４を十分に窒化することができ、かつ、Ｓｉ−Ｓｉ結合を生じにくくすることができるからである。
従来技術で示したように、半導体装置の小型化、高機能化を実現する方法として、シリコン基板を貫通する導電性プラグを備えたシリコンスペーサを用いて半導体チップを積層する方法が用いられているが、シリコンスペーサを形成する場合、シリコン基板裏面を研削する前に、表面側に支持体を一時的に接着剤で接着して補強する必要があり、この接着剤の耐熱温度が１００℃程度と低いために、シリコン基板を研削した後に裏面を保護、絶縁するための絶縁膜を形成する際の成膜温度を高くすることができず、その結果、絶縁膜の密着性が悪くなってＣＭＰ工程で剥離したりスクラッチが生じてしまうという問題があった。
ここで、裏面に形成される絶縁膜としては機械的強度に優れるシリコン窒化膜が好ましいが、ＳｉＨ４、ＮＨ３を反応ガスとしプラズマＣＶＤ法でシリコン窒化膜を形成すると、ＳｉＨ４の窒化が不十分になって粗な膜になりやすくＣＭＰ工程での剥離を抑制することができず、また、ＳｉＨ４、Ｎ２を反応ガスとすると、Ｓｉ−Ｓｉ結合が生じやすくなりリークが多い膜となってしまう。更に、成膜温度を７０℃まで低くすると成膜後に酸化または吸湿が起こり、シリコン窒化膜中にＯ−Ｈ結合が形成されることが報告されており、このような膜質のシリコン窒化膜を用いた場合、Ｃｕなどの酸化しやすい材料で導電性プラグを形成すると、導電性プラグ表面が酸化されてしまい、接続不良や抵抗増加などの不具合が発生してしまう。
そこで、本願発明者は各種条件でシリコン窒化膜を成膜した結果、反応ガスとしてＳｉＨ４、Ｎ２、ＮＨ３の３種の混合ガスを用い、単一周波数（例えば、１３．５６ＭＨｚ）の平行平板型プラズマＣＶＤ法で成膜すれば、成膜温度を１００℃以下にすることができ、かつ、ＣＭＰ工程での剥離がなく、リークの少ない良質なシリコン窒化膜が形成できることを見出した。また、膜密度や膜組成と屈折率との間に密接な相関があり、膜の特性を判断する指標として屈折率を用いることができ、屈折率が波長６３３ｎｍに対して１．８乃至１．９の範囲となる条件で成膜すれば良質なシリコン窒化膜が得られることを見出した。
なお、各々の反応ガスや平行平板型プラズマＣＶＤ法自体は公知であるが、反応ガスとしてＳｉＨ４、Ｎ２、ＮＨ３を含む混合ガスを用いれば、単一周波数の平行平板型プラズマＣＶＤ法でもＳｉＨ４を十分に窒化することかでき、かつ、Ｓｉ−Ｓｉ結合の生成を抑制することができること、また、膜密度や膜組成などの特性が屈折率を指標として規定することができることは、本願発明者の実験に基づく知見によって明らかにされた新規な事実である。
上記した本発明の実施形態についてさらに詳細に説明すべく、本発明の一実施例に係る半導体装置及びその製造方法について、図１乃至図８を参照して説明する。図１は、本実施例に係る半導体装置の構造を模式的に示す断面図であり、図２及び図３は、そのバリエーションを示す断面図である。また、図４乃至図７は、本実施例に係る半導体装置の製造工程の一部を模式的に示す工程断面図であり、図８は、従来方法により生じる問題点を説明するための図である。
図１に示すように、本発明の半導体装置はＳｉＰ用シリコンスペーサとして用いられるものであり、該半導体装置には、シリコン基板１などの半導体基板を貫通する１以上の導電性プラグ５ａが形成され、基板が研削される面（図では下側の面、以下、便宜的に裏面と呼ぶ。）の導電性プラグ５ａを除く領域には、ＣＭＰ工程での剥離がなく、リークの少ない良質なシリコン窒化膜９（屈折率で規定すると、波長６３３ｎｍに対する屈折率が１．８乃至１．９のシリコン窒化膜９）が形成されている。
なお、この半導体装置は、表裏の両側に配設される半導体チップを接続するための導電性プラグ５ａのみが形成されている構造としてもよいし、半導体基板内部や表層部に図示しない回路や積層配線などが形成されている構造としてもよい。また、本実施例の半導体装置は、単独で利用される構成としてもよいし、図２に示すように複数の半導体装置が積層され、それらの間が半田バンプ１６などにより接続されている構成としてもよいし、また、図３に示すように導電性プラグ５ａに対応する位置にパッド１４が形成された他の半導体チップ１７などが接続されている構成としてもよい。
上記構造の半導体装置を製造する手順について、図４乃至図７の工程断面図を参照して説明する。なお、図４乃至図７は、一連の製造方法を示す図であり、作図の都合上、分図したものである。
まず、図４（ａ）に示すように、必要に応じて所望のＭＯＳトランジスタ等の素子が形成されたシリコン基板１上に、ＣＶＤ法、プラズマＣＶＤ法等を用いて、シリコン酸化膜、シリコン窒化膜などの第１絶縁膜２を形成した後、その上に、露光の反射を抑制するための反射防止膜及びレジストを塗布し、公知のフォトリソグラフィー技術を用いて露光、現像を行い、孔４を形成するためのマスクパターン１１を形成する。なお、マスクパターン１１をレジストで形成する代わりに、従来技術で示したようにシリコン基板１上にシリコン窒化膜を形成し、その上にシリコン窒化膜に対するエッチング選択比が大きいシリコン酸化膜からなるハードマスクを形成してもよい。
続いて、公知のエッチング技術を用いて第１絶縁膜２を貫通する所定の深さの孔４を形成する。なお、孔４を形成する方法も限定されず、ＲＩＥなどのドライエッチングを用いてもよいし、エッチング液を用いたウェットエッチングを用いてもよいし、ドライエッチングとウェットエッチングとを組み合わせた方法を用いてもよい。また、孔４の深さや形状も限定されず、孔４の深さは、例えば半導体装置の最終的な厚みとなるように設定すればよい。
次に、酸素プラズマアッシングによりレジスト及び反射防止膜を除去した後、図４（ｂ）に示すように、ＣＶＤ法、プラズマＣＶＤ法等を用いて、全面にシリコン酸化膜やシリコン窒化膜、これらの積層膜などを堆積し、シリコン基板１上及び孔４の内壁、底部に第２絶縁膜３を形成する。
次に、図４（ｃ）に示すように、スパッタ法を用いて、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮ等の単層膜、又はそれらを組み合わせた２層以上の積層膜からなるバリアメタル（図示せず）やＣｕのめっき成長を容易にするためのＣｕのシードメタル（図示せず）などを形成した後、電解めっき法によりＣｕなどの導電材料５を成長させて孔４内部を導電材料５で埋設する。
次に、図５（ａ）に示すように、ＣＭＰ法を用いて第１絶縁膜２上の導電材料５、バリアメタル及び第２絶縁膜３を除去して孔４の内部に第２絶縁膜３を介して導電材料５が埋め込まれた導電性プラグ５ａを形成する。なお、ここまでの工程は通常のダマシンプロセスと同様であり、所定の深さの導電性プラグ５ａを形成することができる任意の方法を用いることができ、例えば、Ｃｕに代えてＣＶＤ法やスパッタ法などを用いてタングステンや金属シリサイドなどを形成してもよいし、ＣＭＰ法に代えてエッチバック法を用いて導電材料５をエッチングしてもよい。また、半導体装置には導電性プラグ５ａのみを形成してもよいし、導電性プラグ５ａ形成後、基板の表面に図２に示すような金属配線、層間絶縁膜、プラグなどからなる多層配線構造１３を形成してもよい。
次に、ＣＭＰ法を用いてシリコン基板１の導電性プラグ５ａを形成した面と反対側の面（裏面）の研削を行うが、その際、上述したようにこのままの状態でシリコン基板１を研削すると、シリコン基板１が破損したり、内部に形成されている素子が動作不良を起こす恐れがあり、また、取り扱い上も不便であるため、シリコン基板１を補強するための支持体８をシリコン基板１の表面側に固定する。具体的には、図５（ｂ）に示すように、シリコン基板１の導電性プラグ５ａを形成した面（表面）上に樹脂からなるコーティング膜６と紫外線で硬化する紫外線硬化樹脂７などの接着剤とを形成し、その上にガラス基板やパイレックス（Ｒ）などからなる厚さ７００μｍ程度の支持体８を配置し、紫外線硬化樹脂７を硬化させてシリコン基板１に支持体８を接着、固定する。
なお、シリコンスペーサを製作する場合は、シリコン基板１の裏面の研削、裏面側絶縁膜の形成、裏面側絶縁膜の研削が終了した後、支持体８をシリコン基板１から取り外す必要があるため、シリコン基板１と支持体８とは後で取り外しができるような構造にする必要がある。そこで、本実施例では、発泡性を有するコーティング膜６をシリコン基板１に形成した後、コーティング膜６と支持体８とを接着するための紫外線硬化樹脂７を塗布する構成としているが、支持体８の固定方法は上記方法に限定されず、支持体８を確実に固定し、かつ、後工程で簡単に取り外すことができる方法であればよい。
次に、図５（ｃ）に示すように、支持体８で補強されたシリコン基板１を装置に取り付け、シリコン基板１の裏面から導電性プラグ５ａが５００ｎｍ程度突出するまで、ＣＭＰ法を用いてシリコン基板１の裏面の研削を行う。
次に、図６（ａ）に示すように、シリコン基板１裏面のシリコンが露出した部分を保護、絶縁するために絶縁膜を形成する。その際、一般に絶縁膜は高温で成膜した方が密着性に優れ、また、リークの少ない良質な膜を形成することができるが、シリコンスペーサでは該絶縁膜を形成した後、更に導電性プラグ５ａを露出させるための研削を行わなければならないために、絶縁膜形成時に支持体８を分離することはできず、そのため、絶縁膜の形成も紫外線硬化樹脂７が分解したり軟化しない温度（本明細書では、支持体８を固定可能な接着剤の温度を耐熱温度と呼ぶ。現在市販されている接着剤では１００℃程度）以下の低温で行う必要がある。
ここで、シリコン基板１裏面に形成する絶縁膜としては機械的強度に優れたシリコン窒化膜が好ましいが、成膜温度を１００℃程度以下の低温とするためにはバイアスを印加することができず、その結果、シリコン基板１との密着性が悪く、その後のＣＭＰ工程で剥離しやすい膜になってしまうという問題が生じる。また、シリコン窒化膜を成膜する際の反応ガスとして、通常、ＳｉＨ４とＮＨ３とが用いられるが、ＮＨ３を用いると膜中に水素原子が残りやすく、特に成膜温度を下げると機械的強度の弱い粗な膜が形成され、ＣＭＰ工程で剥離しやすくなってしまう。また、反応ガスとしてＳｉＨ４とＮ２を用いる場合はプラズマを発生させやすくするために２周波（例えば、１３．５６ＭＨｚと３００ＫＨｚ〜５００ＫＨｚ）のプラズマＣＶＤ法が用いられるが、２周波プラズマＣＶＤ法では特に１ＭＨｚ以下の低周波においてイオンが追従することによるイオンボンバードメントで成膜温度が１００℃以上に上昇してしまい、紫外線硬化樹脂７が分解、軟化して支持体８が外れてしまったり、また、高密度プラズマでは反応がより活性になることによりＳｉ−Ｓｉ結合が生じやすくなり、Ｓｉ−Ｓｉ結合が形成されるとシリコン窒化膜の絶縁性が劣化してリークしやすい膜になってしまう。
このように、シリコン窒化膜を低温で形成するのは難しく、そのため、従来はシリコン酸化膜やＳＯＧ、ポリイミド膜などが用いられていたが、本願発明者は様々な条件でシリコン窒化膜を成膜したところ、反応ガスとしてＳｉＨ４とＮＨ３とＮ２の３種の混合ガスを用い、１周波（１３．５６ＭＨｚ）の平行平板型プラズマＣＶＤで成膜すれば、ＣＭＰ工程での剥離がなく、かつ、リークの少ない良質なシリコン窒化膜が形成でき、かつ、成膜温度を１００℃以下にすることができることを見出した。
また、シリコン窒化膜の機械的強度やリークを定量的に評価するためには、引っ張り試験や電気的な測定などの時間のかかる測定を行わなければならないが、本願発明者は機械的強度やリークと屈折率との間に密接な相関があり、光学的手法で簡単に測定できる屈折率からシリコン窒化膜の特性を評価できることを見出した。
そこで、ＣＭＰ工程での剥離がなく、リークの少ないシリコン窒化膜を屈折率を用いて規定するために、製造条件を変えて屈折率の異なる４種類のシリコン窒化膜を形成し、各々のシリコン窒化膜について顕微鏡を用いてスクラッチなどの欠陥の有無を観察すると共に、ＦＴＩＲ（fourier transform infrared spectroscopy）装置を用いてスペクトルを測定しＳｉ−Ｓｉ結合の有無を判定した。その結果を表１に示す。
Figure 0004408713
表１より、屈折率が１．７１（波長６３３ｎｍ）の膜では、図８に示すようなスクラッチ１８が生じており、屈折率が小さい膜では機械的強度が弱くＣＭＰ工程での剥がれを抑制できないことが分かった。また、屈折率が１．９８（波長６３３ｎｍ）の膜では、スクラッチ１８は発生していないが、Ｓｉ−Ｓｉ結合が観測された。この膜のリーク電流を測定したところ１ＭＶ／ｃｍで１Ａ／ｃｍ２レベルであり、屈折率が大きい膜ではリークが抑制できないことが分かった。一方、屈折率が１．８１及び１．８３（波長６３３ｎｍ）の膜では、スクラッチ１８は発生せず、また、Ｓｉ−Ｓｉ結合も観測されないことから、機械的強度が強く、リークの少ない膜となることが分かった。このことから、シリコンスペーサで使用可能なシリコン窒化膜を形成するためには、波長６３３ｎｍに対する屈折率が１．７１より大きく、１．９８より小さい範囲、好ましくは略１．８乃至１．９の範囲となるような条件で成膜すればよいことが明らかになった。
そこで、本実施例では、このような屈折率が得られる製造条件（反応ガスの流量、真空度、基板温度など）を用いて、図６（ｂ）に示すように導電性プラグ５ａを覆うようにシリコン窒化膜９を形成した。なお、本実施例ではＳｉＨ４とＮＨ３とＮ２の３種の混合ガスを用いているが、反応ガスとしては上記３種のガスが含まれていれば良く、更に他の種類のガスが添加してもよい。
次に、図６（ｂ）に示すように、シリコン窒化膜９を形成したシリコン基板１の裏面をＣＭＰ法などによって研削し、導電性プラグ５ａを露出させる。その際、従来の半導体装置の製造方法では、機械的強度の弱いシリコン酸化膜やＳＯＧ膜を用いていたため、ＣＭＰ工程中に膜が剥離するという不具合が生じ、また、シリコン窒化膜を用いる場合も、成膜温度が低いために膜が剥離したり、膜中にスクラッチ１８などの欠陥が生じていたが、本発明では上記製造条件で良質なシリコン窒化膜が形成されるため、このような問題の発生を回避することができる。
次に、図６（ｃ）に示すように、支持体８の外側からレーザ光などを照射してコーティング膜６を発砲させ、シリコン基板１と紫外線硬化樹脂７との間に隙間を形成して、支持体８をシリコン基板１から分離する。そして、シリコン基板１に残留したコーティング膜６や紫外線硬化樹脂７を除去して図７に示すような半導体装置（シリコンスペーサ）が完成する。
このように、基板を貫通する１以上の導電性プラグ５ａが形成されたシリコンスペーサの裏面に、反応ガスとしてＳｉＨ４とＮＨ３とＮ２を含む混合ガスを用い、単一周波数の平行平板型プラズマＣＶＤ法でシリコン窒化膜を成膜することにより、成膜温度を接着剤の耐熱温度である略１００℃以下にしても、機械的強度が強く、かつリークの少ない良質な膜、すなわち、屈折率で規定すると波長６３３ｎｍに対する屈折率が略１．８乃至１．９の膜を形成することができる。そして、このようなシリコン窒化膜が裏面に形成された半導体チップを単独、又は積層することにより、接続信頼性の高い半導体装置を製造することができる。
なお、上記説明では、本発明のシリコン窒化膜の形成方法をシリコンスペーサに適用する場合について述べたが、本発明は上記実施例に限定されるものではなく、低温でシリコン窒化膜を形成することが求められる任意の半導体装置及びその製造方法に対しても同様に適用することができる。
本発明の一実施例に係る半導体装置の構造を模式的に示す断面図である。 本発明の一実施例に係る半導体装置の構造のバリエーションを示す断面図である。 本発明の一実施例に係る半導体装置の構造のバリエーションを示す断面図である。 本発明の一実施例に係る半導体装置の製造方法の一部を示す工程断面図である。 本発明の一実施例に係る半導体装置の製造方法の一部を示す工程断面図である。 本発明の一実施例に係る半導体装置の製造方法の一部を示す工程断面図である。 本発明の一実施例に係る半導体装置の製造方法の一部を示す工程断面図である。 従来方法の問題点を説明する図であり、スクラッチ不良が発生した膜の顕微鏡写真である。 従来の半導体装置の製造方法の一部を示す工程断面図である。 従来の半導体装置の製造方法の一部を示す工程断面図である。
符号の説明
１ シリコン基板
２ 第１絶縁膜
３ 第２絶縁膜
４ 孔
５ 導電材料
５ａ 導電性プラグ
６ コーティング膜
７ 紫外線硬化樹脂
８ 支持体
９ シリコン窒化膜
１０ 第１の層間絶縁膜
１１ マスクパターン
１２ 積層絶縁膜
１３ 多層配線構造
１４ パッド
１５ シリコン酸化膜
１６ 半田バンプ
１７ 他の半導体チップ
１８ スクラッチ

Claims (2)

  1. 半導体基板の一方の面に所定の深さの孔を形成する工程と、
    前記孔の内部に絶縁膜を介して導電材料を埋設して導電性プラグを形成する工程と、
    前記半導体基板の前記一方の面に、接着剤を用いて支持部材を固定する工程と、
    前記半導体基板の他方の面を、前記導電性プラグが突出するまで研削する工程と、
    前記他方の面に、単一周波数の平行平板型プラズマＣＶＤ法を用い、成膜用ガスとしてＳｉＨ ４ 、ＮＨ ３ 及びＮ ２ を含む混合ガスを用いて、前記支持部材を固定可能な前記接着剤の耐熱温度以下の成膜温度でシリコン窒化膜を形成する工程と、
    前記導電性プラグ表面の前記シリコン窒化膜を研削する工程と、
    前記半導体基板から前記支持部材を取り外す工程と、を少なくとも有することを特徴とする半導体装置の製造方法。
  2. 前記シリコン窒化膜を、１００℃以下の温度で成膜すること特徴とする請求項１記載の半導体装置の製造方法。
JP2004026666A 2004-02-03 2004-02-03 半導体装置の製造方法 Expired - Fee Related JP4408713B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004026666A JP4408713B2 (ja) 2004-02-03 2004-02-03 半導体装置の製造方法
US11/047,576 US7291911B2 (en) 2004-02-03 2005-02-02 Semiconductor device and manufacturing method thereof
US11/892,923 US7488674B2 (en) 2004-02-03 2007-08-28 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004026666A JP4408713B2 (ja) 2004-02-03 2004-02-03 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005222994A JP2005222994A (ja) 2005-08-18
JP4408713B2 true JP4408713B2 (ja) 2010-02-03

Family

ID=34805845

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004026666A Expired - Fee Related JP4408713B2 (ja) 2004-02-03 2004-02-03 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US7291911B2 (ja)
JP (1) JP4408713B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4795677B2 (ja) * 2004-12-02 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いた半導体モジュール、ならびに半導体装置の製造方法
US8399291B2 (en) * 2005-06-29 2013-03-19 Intel Corporation Underfill device and method
JP4875622B2 (ja) 2005-08-26 2012-02-15 株式会社日立製作所 半導体装置の製造方法
JP4869664B2 (ja) 2005-08-26 2012-02-08 本田技研工業株式会社 半導体装置の製造方法
US7863187B2 (en) * 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US20070090156A1 (en) * 2005-10-25 2007-04-26 Ramanathan Lakshmi N Method for forming solder contacts on mounted substrates
JP4690206B2 (ja) * 2006-01-19 2011-06-01 住友電工デバイス・イノベーション株式会社 半導体装置およびその製造方法
KR100817718B1 (ko) * 2006-12-27 2008-03-27 동부일렉트로닉스 주식회사 반도체 소자 제조방법
JP2008233399A (ja) * 2007-03-19 2008-10-02 Sony Corp 画素回路および表示装置、並びに表示装置の製造方法
JP5137059B2 (ja) * 2007-06-20 2013-02-06 新光電気工業株式会社 電子部品用パッケージ及びその製造方法と電子部品装置
US8329575B2 (en) * 2010-12-22 2012-12-11 Applied Materials, Inc. Fabrication of through-silicon vias on silicon wafers
US9136160B2 (en) * 2012-06-29 2015-09-15 Institute of Microelectronics, Chinese Academy of Sciences Solid hole array and method for forming the same
US9012324B2 (en) * 2012-08-24 2015-04-21 United Microelectronics Corp. Through silicon via process
JP2014138118A (ja) * 2013-01-17 2014-07-28 Tokyo Electron Ltd 貫通ヴィアの形成方法および電子製品の製造方法
KR102393372B1 (ko) 2014-11-11 2022-05-03 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3342164B2 (ja) * 1993-04-16 2002-11-05 三菱電機株式会社 半導体装置およびその製造方法
JP4011695B2 (ja) 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
TW381187B (en) * 1997-09-25 2000-02-01 Toshiba Corp Substrate with conductive films and manufacturing method thereof
US6129613A (en) * 1998-01-30 2000-10-10 Philips Electronics North America Corp. Semiconductor manufacturing apparatus and method for measuring in-situ pressure across a wafer
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6445072B1 (en) * 2000-07-17 2002-09-03 Advanced Micro Devices, Inc. Deliberate void in innerlayer dielectric gapfill to reduce dielectric constant
US6432810B1 (en) * 2000-12-06 2002-08-13 Vanguard International Semiconductor Corporation Method of making dual damascene structure

Also Published As

Publication number Publication date
US7488674B2 (en) 2009-02-10
JP2005222994A (ja) 2005-08-18
US7291911B2 (en) 2007-11-06
US20050167805A1 (en) 2005-08-04
US20080070400A1 (en) 2008-03-20

Similar Documents

Publication Publication Date Title
US7488674B2 (en) Semiconductor device and manufacturing method thereof
KR100516337B1 (ko) 반도체 디바이스 및 그 제조 방법
US8487412B2 (en) Semiconductor device and a method of manufacturing the same
US9679867B2 (en) Semiconductor device having a low-adhesive bond substrate pair
JP5140014B2 (ja) 半導体装置の製造方法
JP2000058536A (ja) 半導体装置及びその製造方法
JP2005072384A (ja) 電子デバイスの製造方法
JP2006128543A (ja) 電子デバイスの製造方法
JP2001308097A (ja) 半導体装置およびその製造方法
JPH11176814A (ja) 半導体装置の製造方法
US20050170641A1 (en) Multilayered wiring structure, method of forming buried wiring, semiconductor device, method of manufacturing semiconductor device, semiconductor mounted device, and method of manufacturing semiconductor mounted device
JP2002208632A (ja) 半導体装置の製造方法及び半導体装置
JP4854938B2 (ja) 半導体装置およびその製造方法
JP2009004633A (ja) 多層配線構造および製造方法
TWI286814B (en) Fabrication process of a semiconductor device
JPH06267943A (ja) 半導体装置の製造方法
EP1282164A2 (en) Method to improve the adhesion of dielectric layers to copper
US20240170299A1 (en) Method for manufacturing semiconductor device
JP5387627B2 (ja) 半導体装置の製造方法
WO2024062926A1 (ja) 基板接合方法、および接合基板
JP2005019802A (ja) 半導体装置の製造方法およびウェーハ構造体
JP3166912B2 (ja) 半導体装置の製造方法
KR20060079316A (ko) 웨이퍼 접합 방법
KR100808585B1 (ko) 반도체 소자의 제조방법
TW480667B (en) Method to prevent via poisoning in dual damascene process

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090729

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090924

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091016

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091110

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121120

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131120

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees