JP4185198B2

JP4185198B2 - Signal level conversion circuit

Info

Publication number: JP4185198B2
Application number: JP30769698A
Authority: JP
Inventors: 央富谷; 隆史岡田; 好則古林; 武志奥野
Original assignee: 東芝松下ディスプレイテクノロジー株式会社
Priority date: 1998-10-29
Filing date: 1998-10-29
Publication date: 2008-11-26
Anticipated expiration: 2018-10-29
Also published as: JP2000134047A

Description

【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタを用いた信号レベル変換回路に関するものである。
【０００２】
【従来の技術】
図８に従来の信号レベル変換回路の一例を示す。
アクティブマトリクス型液晶表示装置などの薄膜トランジスタを用いた集積回路をコントローラで表示制御するに際しては、図８に示すようにコントローラ２と前記アクティブマトリクス型液晶表示装置（図示せず）の間に、インターフェイス回路として信号レベル変換回路１が設けられる。
【０００３】
信号レベル変換回路１は、２個のＮチャンネル薄膜トランジスタの入力トランジスタ５，６とカレントミラー回路を構成するＰチャンネルの薄膜トランジスタの負荷トランジスタ７，８によって構成されており、入力トランジスタ５のゲートには前記コントローラ２から入力信号３が印加され、もう一方の入力トランジスタ６には同様にコントローラ２から前記入力信号３の反転信号４が印加されている。
【０００４】
トランジスタ５〜８はおよそ３ボルト程度のしきい値電圧を有し、この信号レベル変換回路１の電源電圧ＶＤＤは１５ボルト程度となっている。一方、Ｃ−ＭＯＳゲートアレイなどで構成されているコントローラ２は電源電圧が５ボルト程度であり、出力信号３とその反転信号４の振幅は同程度の５ボルト程度で、信号レベル変換回路１の電源電圧ＶＤＤに比較して低い。
【０００５】
信号レベル変換回路１は入力信号３がハイレベルの場合には入力トランジスタ５がオンし、負荷トランジスタ７にドレイン電流を流して、トランジスタ８をオンさせる。このとき他方の入力トランジスタ６には入力信号３の反転信号であるローレベルが与えられ、入力トランジスタ６をオフさせることによって、出力信号９は信号レベル変換回路１の電源電圧ＶＤＤが出力される。
【０００６】
また、入力信号３がローレベルの場合には入力トランジスタ５がオフし、負荷トランジスタ７にはドレイン電流が流れず、トランジスタ８はオフになる。このとき他方の入力トランジスタ６には入力信号３の反転信号であるハイレベルが与えられ、入力トランジスタ６をオンさせることによって出力信号９は信号レベル変換回路１のグランド電圧が出力される。
【０００７】
このようにして信号レベル変換回路１は、低信号振幅の入力信号３とその反転信号４を薄膜トランジスタ集積回路の電源電圧ほどの高振幅の出力信号９に信号振幅を変換する。
【０００８】
【発明が解決しようとする課題】
このような従来の信号レベル変換回路１では、入力信号３とその反転信号４の２本の入力信号が必要となり、信号線数の増大、コントローラ回路の複雑化をまねく問題がある。
【０００９】
また、入力トランジスタ５，６のしきい値電圧は大きく、入力信号振幅に対して同程度かやや小さい程度であり、入力トランジスタを十分にオンさせることができず、高速な入力信号に対応した信号レベル変換ができない問題がある。
【００１０】
また、回路の省電力化のため、コントローラ２の電源電圧を下げ、入力信号を低電圧化低電圧化する動きのなかでは、従来技術の信号レベル変換回路１では、入力信号が３ボルト化して小さくなった場合には入力トランジスタ５，６をオンさせることができず信号変換回路として機能しないので、低電圧化するコントローラとのインターフェイスに対応できないという問題がある。
【００１１】
本発明は反転した入力信号を必要とせず、一つ入力信号で信号レベル変換回路を実現することができ、低入力信号振幅の場合においても信号レベル変換の高速化を図ることができる信号レベル変換回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の一つの入力信号で信号レベル変換回路を実現するという目的を達成するために、本発明の信号レベル変換回路は、薄膜トランジスタを用いて低信号振幅の入力電圧信号を高信号振幅の出力電圧信号に変換する信号レベル変換回路において、第１及び第２の入力トランジスタ（５，６）を有し、前記第１の入力トランジスタ（５）のドレインは、第１の負荷トランジスタ（７）を介して電源に接続されると共に、前記第２の入力トランジスタ（６）のドレインは、第２の負荷トランジスタ（８）を介して前記電源に接続され、前記第１の負荷トランジスタ（７）のゲートは前記第２の負荷トランジスタ（８）のゲートに接続されると共に、前記第１の負荷トランジスタ（７）のゲートは前記第１の入力トランジスタ（５）のドレインに接続され、更に前記入力電圧信号がｐチャンネル型の第３の入力トランジスタ（１３）のゲート端子に供給されると共に、前記第２の入力トランジスタ（６）のソース端子にも供給され、前記第３の入力トランジスタ（１３）のソース端子は前記第1の入力トランジスタ（５）のゲート端子に接続され、ｐチャンネル型の第４の入力トランジスタ（１４）のソース端子は前記第２の入力トランジスタ（６）のゲート端子に接続され、第１の入力トランジスタ（５）のソースを接地して、前記第１の入力トランジスタのゲートに前記入力電圧信号に所定のバイアス電圧を加えた信号を印加し、第２の入力トランジスタ（６）のゲートに前記入力電圧信号のハイレベル電圧に等しい電圧に所定のバイアス電圧を加えた電圧を印加して、ソースに前記入力電圧信号を印加し、前記第２の入力トランジスタのドレイン側から出力電圧信号を出力するように構成し、前記第１の負荷トランジスタ（７）及び前記第２の負荷トランジスタ（８）はｐチャンネル型のＭＯＳ−ＦＥＴを用いたことを特徴としている。
【００１４】
この構成によって、低信号振幅の入力信号に対しても入力トランジスタのオン電流を十分に大きくすることができ、高速動作を実現した信号レベル変換回路を実現できる。
【００１５】
【発明の実施の形態】
請求項１に記載の発明は、薄膜トランジスタを用いて低信号振幅の入力信号を高信号振幅の出力信号に変換する信号レベル変換回路において、一対の入力トランジスタを有し、一方の入力トランジスタのソースを接地してゲートに前記入力信号を印加し、他方の入力トランジスタのゲートに前記入力信号のハイレベル電圧に等しい電圧を印加してソースに前記入力信号を印加し、前記入力トランジスタのドレイン側から出力信号を出力するように構成したことを特徴とする。
【００１６】
この構成によれば、一方の入力トランジスタをオンさせたときに他方のトランジスタをオフさせ、また、一方の入力トランジスタをオフさせたときに他方のトランジスタをオンさせるように、一つの入力信号を用いて入力トランジスタを交互に動作させる作用を有する。
【００１７】
請求項２に記載の発明は、薄膜トランジスタを用いて低信号振幅の入力信号を高信号振幅の出力信号に変換する信号レベル変換回路において、一対の入力トランジスタを有し、一方の入力トランジスタのソースを接地して、ゲートに前記入力信号に所定のバイアス電圧を加えた信号を印加し、他方の入力トランジスタのゲートに前記入力信号のハイレベル電圧に等しい電圧に所定のバイアス電圧を加えた電圧を印加して、ソースに前記入力信号を印加し、前記入力トランジスタのドレイン側から出力信号を出力するように構成したことを特徴とする。
【００１８】
この構成によれば、入力信号にバイアス電圧を加算して信号レベル変換回路の一方の入力トランジスタのゲートに印加することにより、入力トランジスタのオン時のゲート−ソース間電圧を大きくして、入力トランジスタのオン電流を十分に大きくすることができる。
【００１９】
また、他方の入力トランジスタのゲートに前記入力信号のハイレベル電圧に等しい電圧に所定のバイアス電圧を加えた電圧を印加して、ソースに前記入力信号を印加することによって、入力トランジスタのオン時のゲート−ソース間電圧を大きくして、入力トランジスタのオン電流を十分に大きくすることができ、入力トランジスタのゲート−ソース間に印加される電圧を大きくすることができ、低入力信号振幅の場合においても、回路の高速化が可能になる。
【００２０】
請求項３に記載の発明は、請求項１，請求項２において、入力信号のハイレベル電圧を入力する端子を有することを特徴とする。
この構成によれば、本発明の信号レベル変換回路の動作を最適化して、入力信号の振幅が変動しても安定した動作を得ることができる。
【００２１】
請求項４に記載の発明は、請求項１，請求項２において、入力信号のハイレベル電圧を発生するバイアス電圧発生手段を内蔵したことを特徴とする。
この構成によれば、信号レベル変換回路に入力ハイレベル電圧を印加する必要がなく入力信号の本数が削減でき、インターフェイスが簡単になる。
【００２２】
請求項５に記載の発明は、請求項２において、バイアス電圧は入力トランジスタのしきい値と同等の電圧に設定したことを特徴とする。
この構成によれば、入力トランジスタのゲート−ソース間に印加する信号を入力トランジスタのしきい値電圧でバイアスし、オン−オフ電流の比を最大にするように最適化できる。
【００２３】
請求項６に記載の発明は、請求項１または請求項２において、信号レベル変換出力を、液晶表示画素と薄膜トランジスタにより形成された画素駆動用トランジスタと前記画素駆動用トランジスタのソース線を駆動するソース線駆動回路と前記画素駆動用トランジスタのゲート線を駆動するゲート線駆動回路を有するアクティブマトリクス型液晶表示パネルに接続したことを特徴としている。
【００２４】
この構成によれば、薄膜トランジスタを用いた液晶表示素子と前記信号レベル変換回路を同一の製造プロセスで作ることができ、かつ、特別なインターフェイス素子を用いず、少ない信号線数で、一般的な低電源電圧のＣ−ＭＯＳ回路との直接インターフェイスを可能にできる。
【００２５】
以下、本発明の各実施の形態を図１〜図７に基づいて説明する。
（実施の形態１）
図１〜図３は本発明の（実施の形態１）を示す。
【００２６】
なお、従来例を示す図８と同じ部分には同じ符号を付けて説明する。
図１に示すように、本発明の信号レベル変換回路１０とコントローラ２とは、コントローラ２から出力される入力信号３と入力信号３のハイレベルＶＩＨに固定されたハイレベル信号１１で接続される。
【００２７】
信号レベル変換回路１０は、図８の従来例で示したカレントミラー型の信号レベル変換回路１のようにnチャンネルの入力トランジスタ５，６とpチャンネルの負荷トランジスタ７，８を同じように有してはいるが、次の点で信号レベル変換回路１とは異なっている。
【００２８】
信号レベル変換回路１０の入力トランジスタ６のソースに入力信号３が印加され、入力トランジスタ６のゲートにはコントローラ２からのハイレベル信号１１が印加される。
【００２９】
トランジスタ５〜８はおよそ３ボルト程度のしきい値電圧を有し、信号レベル変換回路１０の電源電圧ＶＤＤは１５ボルト程度となっている。コントローラ２の電源電圧は５ボルト程度であり、かつ、その出力信号３の振幅は同程度の５ボルト程度で、信号レベル変換回路１０の電源電圧ＶＤＤに比較して低い。
【００３０】
具体的には、信号レベル変換回路１０は入力信号３がハイレベルの場合には入力トランジスタ５がオンし、負荷トランジスタ７にドレイン電流を流してトランジスタ８をオンさせる。このとき他方の入力トランジスタ６のゲートにはハイレベル電圧１１が与えられ、ソースに入力信号３のハイレベルが与えられているため、入力トランジスタ６のゲート−ソース間には電圧が印加されず、入力トランジスタ６はオフとなり、出力信号９としては信号レベル変換回路１０の電源電圧が出力される。
【００３１】
また、入力信号３がローレベルの場合には入力トランジスタ５はオフし、負荷トランジスタ７にはドレイン電流が流れず、トランジスタ８はオフになる。このとき他方の入力トランジスタ６にはゲートに入力信号のハイレベル信号１１が与えられ、ソースに入力信号３のローレベルが与えられているため、入力トランジスタ６のゲート−ソース間には電圧が印加され、入力トランジスタ６をオンさせることによって、出力信号９としては信号レベル変換回路１０のグランド電圧が出力される。
【００３２】
このようにして信号レベル変換回路１０は低信号振幅の入力信号３を高振幅の出力信号９に信号振幅を変換する。
図２はこの（実施の形態１）における入力トランジスタ５，６のしきい値特性と動作点を示した図で、横軸をゲート電圧とし、縦軸をドレイン電流のルートとしたもので入力トランジスタのしきい値特性を示したものである。入力信号３がハイレベルのときには入力トランジスタ５のゲート−ソース間電圧には
Ｖｏｎ＝ＶＩＮ
の電圧が印加されトランジスタ５をオンさせる。また、入力トランジスタ６のゲート−ソース間電圧には
Ｖｏｆｆ＝０ボルト
の電圧が印加されトランジスタ６をオフさせる。
【００３３】
一方、入力信号３がローレベルのときには入力トランジスタ５のゲート−ソース間電圧には
Ｖｏｆｆ＝０ボルト
の電圧が印加されトランジスタ５をオフさせる。
【００３４】
また、入力トランジスタ６のゲート−ソース間電圧には
Ｖｏｎ＝ＶＩＮ
の電圧が印加されトランジスタ６をオンさせる。
【００３５】
図３はこの（実施の形態１）の信号レベル変換回路１０の入出力信号を電圧波形を示している。
このように、この（実施の形態１）によって、入力信号のハイレベル信号１１と一つの低信号振幅の入力信号３をコントローラ２から与えることによって、従来のような反転信号を生成しなくても高信号振幅の出力信号９に変換することができる。
【００３６】
なお、（実施の形態１）においては入力信号のハイレベル信号１１をコントローラ２から与える構成としたが、信号レベル変換回路１０の側で抵抗分圧やトランジスタ、ダイオードを用いて同レベルの電圧を発生させ、入力トランジスタ６のゲートに与えても同様に機能することはいうまでもない。
【００３７】
（実施の形態２）
図４〜図６は本発明の（実施の形態２）を示す。
なお、従来例を示す図８および（実施の形態１）を示す図１と同じ部分には同じ符号を付けて説明する。
【００３８】
図４に示すように、本発明の信号レベル変換回路１２とコントローラ２とは、コントローラ２から出力される入力信号３と入力信号３のハイレベルに固定されたハイレベル信号１１で接続される。
【００３９】
１０は本発明の（実施の形態１）で示したカレントミラー型の信号レベル変換回路で、nチャンネルの入力トランジスタ５，６とpチャンネルの負荷トランジスタ７，８からなり、入力トランジスタ５のゲートの接続、ならびに入力トランジスタ６のソースとゲート配線が（実施の形態１）とは異なっている。
【００４０】
具体的には、入力信号３はpチャンネル型のトランジスタ１３のゲートに接続され、かつnチャンネルの入力トランジスタ６のソースに接続されている。入力信号であるハイレベル信号１１は、pチャンネル型のトランジスタ１４のゲートに接続されている。トランジスタ１３，１４のドレインはグランドに接続されている。トランジスタ１３，１４のソースには電流源１５，１６が接続されてトランジスタ１３，１４を駆動しソースフォロワ回路を構成している。
【００４１】
トランジスタ１３，１４のソースは従来の信号レベル変換回路１０の入力トランジスタ５，６のゲートに接続されている。
なお、電流源１５，１６は抵抗、またはトランジスタを用いて信号レベル変換回路１２の集積回路の同一製造プロセスの中でつくることができる。
【００４２】
このように構成したため、入力信号３がソースフォロワのトランジスタ１３のゲートに与られると、トランジスタ１３のゲート−ソース間にはトランジスタのしきい値電圧が発生し、入力信号３にしきい値電圧をバイアス電圧として加算した信号がトランジスタ１３のソースに発生し、入力トランジスタ５のゲート印加される。
【００４３】
また、入力信号のハイレベル信号１１がソースフォロワのトランジスタ１４のゲートに与られると、トランジスタ１４のゲート−ソース間にはトランジスタのしきい値電圧が発生し、入力信号のハイレベル信号１１にしきい値電圧をバイアス電圧として加算した信号がトランジスタ１４のソースに発生し、入力トランジスタ６のゲート印加される。
【００４４】
入力信号３の信号電圧をローレベルの場合をグランド電圧と同じとして、０ボルトとし、ハイレベルの場合を入力振幅電圧ＶＩＮとし、ソースフォロワのトランジスタ１３のしきい値電圧をＶｔｐとすると、ソースフォロワトランジスタ１３のソースに発生する信号電圧は入力信号３がローレベルのときには、しきい値電圧Ｖｔｐに等しい電圧Ｖｏｆｆが、入力信号３がハイレベルのときには、しきい値電圧ＶｔｐにＶＩＮを加算した電圧Ｖｏｎが発生する。すなわち、入力信号をトランジスタのしきい値電圧Ｖｔｐでバイアスした信号となる。
【００４５】
信号レベル変換回路１０の入力トランジスタ５のゲートには上述した入力信号をソースフォロワのトランジスタのしきい値電圧でバイアスした信号が印加される。
【００４６】
また、入力信号のハイレベル信号１１の電圧をＶＩＮとし、ソースフォロワのトランジスタ１４のしきい値電圧をＶｔｐとすると、ソースフォロワトランジスタ１４のソースに発生する信号電圧はＶＩＮにしきい値電圧Ｖｔｐを加算した電圧が発生する。すなわち、入力信号のハイレベル電圧をトランジスタのしきい値電圧Ｖｔｐでバイアスした電圧となる。
【００４７】
信号レベル変換回路１０の入力トランジスタ６のゲートには上述した入力信号のハイレベル信号１１をソースフォロワのトランジスタのしきい値電圧でバイアスした電圧が印加される。
【００４８】
図５はこの（実施の形態２）における入力トランジスタのしきい値特性と動作点を示し、横軸をゲート電圧とし、縦軸をドレイン電流のルートとしたもので入力トランジスタのしきい値特性を示したものである。
【００４９】
入力信号３がハイレベルの場合には入力トランジスタ５のゲートには（Ｖｔｐ＋ＶＩN）の電圧が印加され、ゲート−ソース間の電圧はＶｏｎ＝（Ｖｔｐ＋ＶＩN）の電圧が印加され、ゲート−ソース間に印加された電圧Ｖｏｎが入力トランジスタ５のしきい値電圧よりも大きいと、入力トランジスタ５はオンし、負荷トランジスタ７にドレイン電流を流して、トランジスタ８をオンさせる。
【００５０】
このとき、他方の入力トランジスタ６のゲートには（Ｖｔｐ＋ＶＩＮ）の電圧が印加され、入力トランジスタ６のソースには入力信号３のハイレベル電圧であるＶＩＮが印加される。したがって、他方の入力トランジスタ６のゲートソース間の電圧はＶｏｆｆ＝Ｖｔｐの電圧が印加され、ゲート−ソース間に印加された電圧Ｖｏｆｆが入力トランジスタ５のしきい値電圧と等しく、またはそれ以下であると、入力トランジスタ６はオフする。
【００５１】
従って、出力信号９は信号レベル変換回路の電源電圧にほぼ等しい電圧が出力される。
また、同様に入力信号３がローレベルの場合には入力トランジスタ５のゲート−ソース間の電圧はＶｏｆｆ＝Ｖｔｐの電圧が印加され、入力トランジスタ５はオフし、負荷トランジスタ７にはドレイン電流が流れず、トランジスタ８はオフになる。
【００５２】
このとき、他方の入力トランジスタ６のゲートソース間の電圧はＶｏｎ＝（Ｖｔｐ＋ＶＩＮ）の電圧が印加され、入力トランジスタ６はオンする。
従って、出力信号９は信号レベル変換回路のグランド電圧にほぼ等しいが出力される。
【００５３】
このようにして、低信号振幅の入力信号３と入力信号のハイレベル信号１１を用いて、薄膜トランジスタ集積回路の電源電圧ほどの高振幅の出力信号９に信号振幅を変換することができる。
【００５４】
図６はこの（実施の形態２）の電圧波形を示し、１７，１８はソースフォロワトランジスタ１３，１４のソース端子でかつ、入力トランジスタ５，６のゲート端子の波形で、入力信号３と入力信号のハイレベル電圧３０２がソースフォロワトランジスタ１３，１４のしきい値電圧Ｖｔｐでバイアスされた信号波形となっている。
【００５５】
このように、この（実施の形態２）によっても、入力信号のハイレベル信号１１と一つの低信号振幅の入力信号３をコントローラ２から与えることによって、高信号振幅の出力信号９に変換することが可能になるとともに、入力信号にバイアス電圧を与えることによって、オン−オフ電流比を大きくすることが可能となり、より低電圧な入力振幅への対応と高速動作を可能にした信号レベル変換回路を実現することができた。
【００５６】
なお、（実施の形態２）においては入力信号のハイレベル信号１１をコントローラ２から与える構成としたが、信号レベル変換回路１２の側で抵抗分圧やトランジスタ、ダイオードを用いて同レベルの電圧を発生させ、ソースフォロワトランジスタ１４のゲートに与えても同様に機能することはいうまでもない。
【００５７】
（実施の形態３）
図７は（実施の形態１）または（実施の形態２）の信号レベル変換回路を内蔵した液晶表示装置の構成を示す。
【００５８】
６０１は薄膜トランジスタを用いた集積回路により構成した液晶表示装置で、６０２はＣ−ＭＯＳゲートアレイなどからなる液晶表示装置のコントローラＩＣで６１２によって液晶表示装置６０１と接続され、その制御信号を液晶表示装置６０１に与える。６１２は低信号振幅の制御信号である。
【００５９】
６０３は液晶表示装置の画素を駆動する薄膜トランジスタで、６０３は画素の蓄積容量、６０５は液晶容量を示す。６０６は画素トランジスタ６０３のソース端子に接続するソース電極で、６０７は画素トランジスタ６０３のゲート端子に接続するゲート電極で、６０８は蓄積容量、液晶の対向電極につながる共通電極を示している。
【００６０】
６０９はソース電極を駆動するソース駆動回路で、６１０はゲート電極を駆動するゲート駆動回路を示す。６１１は（実施の形態１）（実施の形態２）に示した信号レベル変換回路である。
【００６１】
これら、画素トランジスタ６０３とソース駆動回路６０９、ゲート駆動回路６１０、信号レベル変換回路６１１は薄膜トランジスタからなる集積回路として、同一ガラス基板上に同一製造プロセスによって形成される。
【００６２】
これら、薄膜トランジスタ集積回路はおよそ１５ボルト程度の電源電圧と信号振幅をもつ回路として動作し、信号レベル変換回路６１１はコントローラからの５ボルト程度の振幅の低信号振幅制御信号６１２を薄膜トランジスタ集積回路の内部で使用する１５ボルト程度の６１３高信号振幅制御信号に変換し、ソース駆動回路６０９、ゲート駆動回路６１０に制御信号を与えるものである。
【００６３】
この（実施の形態３）においては、薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置に（実施の形態１）または（実施の形態２）の信号レベル変換回路を内蔵することで、特別な回路を必要とせず、直接制御することが可能となり、インターフェイスの簡略化を実現することができる。
【００６４】
なお、上記の各実施の形態のトランジスタの導電型を反転させて回路を構成することもできる。
【００６５】
【発明の効果】
以上のように本発明の信号レベル変換回路によれば、薄膜トランジスタを用いて低信号振幅の入力信号を高信号振幅の出力信号に変換する信号レベル変換回路において、一対の入力トランジスタを有し、一方の入力トランジスタ（５）のソースを接地して、ゲートに前記入力信号を印加し、他方の入力トランジスタ（６）のゲートに前記入力信号のハイレベル電圧に等しい電圧を印加して、ソースに前記入力信号を印加し、前記入力トランジスタのドレイン側から出力信号を出力するように構成したため、一つの低振幅の入力信号を高振幅の入力信号に変換する信号レベル変換回路を実現することができる。
【００６６】
また、一対の入力トランジスタを有し、一方の入力トランジスタのソースを接地して、ゲートに前記入力信号に所定のバイアス電圧を加えた信号を印加し、他方の入力トランジスタのゲートに前記入力信号のハイレベル電圧に等しい電圧に所定のバイアス電圧を加えた電圧を印加して、ソースに前記入力信号を印加することで、入力トランジスタのオン−オフ電流電流の比を大きくすることができ、低入力信号振幅の場合においても、回路の高速化が可能に信号レベル変換回路を実現することができる。
【００６７】
本発明の信号レベル変換回路を用いることで、薄膜トランジスタを用いた集積回路とＣＭＯＳゲートアレイなどの集積回路と少ない制御線数で、直接インターフェイスすることが可能になる。さらには、薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置に本発明の信号レベル変換回路を用いることで、ＣＭＯＳゲートアレイで、少ない制御線数で、直接に制御することが可能になり、インターフェイス回路と信号線数を簡素化することを可能とするものである。
【図面の簡単な説明】
【図１】本発明の（実施の形態１）における信号レベル変換回路の構成図
【図２】同実施の形態における入力トランジスタのしきい値特性と動作点を示す図
【図３】同実施の形態の入力信号と出力信号波形を示す図
【図４】本発明の（実施の形態２）における信号レベル変換回路の構成図
【図５】同実施の形態２の入力トランジスタのしきい値特性と動作点を示す図
【図６】同実施の形態における入力信号と出力信号波形を示す図
【図７】本発明の（実施の形態３）における液晶表示装置と組み合わせた場合の構成図
【図８】従来の信号レベル変換回路の構成図
【符号の説明】
１信号レベル変換回路
２コントローラ
３入力信号
５，６入力トランジスタ
７，８負荷トランジスタ
９出力信号
１０信号レベル変換回路
１１ハイレベル信号（入力信号）
１３，１４トランジスタ
１５，１６電流源[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal level conversion circuit using a thin film transistor.
[0002]
[Prior art]
FIG. 8 shows an example of a conventional signal level conversion circuit.
When an integrated circuit using thin film transistors such as an active matrix liquid crystal display device is controlled by a controller, an interface circuit is provided between the controller 2 and the active matrix liquid crystal display device (not shown) as shown in FIG. A signal level conversion circuit 1 is provided.
[0003]
The signal level conversion circuit 1 includes two N-channel thin film transistor input transistors 5 and 6 and P-channel thin film transistor load transistors 7 and 8 constituting a current mirror circuit. An input signal 3 is applied from the controller 2, and an inverted signal 4 of the input signal 3 is similarly applied from the controller 2 to the other input transistor 6.
[0004]
The transistors 5 to 8 have a threshold voltage of about 3 volts, and the power supply voltage VDD of the signal level conversion circuit 1 is about 15 volts. On the other hand, the controller 2 composed of a C-MOS gate array or the like has a power supply voltage of about 5 volts, and the output signal 3 and its inverted signal 4 have the same amplitude of about 5 volts. Low compared to power supply voltage VDD.
[0005]
In the signal level conversion circuit 1, when the input signal 3 is at a high level, the input transistor 5 is turned on, and a drain current is supplied to the load transistor 7 to turn on the transistor 8. At this time, a low level which is an inverted signal of the input signal 3 is given to the other input transistor 6, and the power supply voltage VDD of the signal level conversion circuit 1 is outputted as the output signal 9 by turning off the input transistor 6.
[0006]
When the input signal 3 is at a low level, the input transistor 5 is turned off, no drain current flows through the load transistor 7, and the transistor 8 is turned off. At this time, a high level that is an inverted signal of the input signal 3 is given to the other input transistor 6, and the ground voltage of the signal level conversion circuit 1 is output as the output signal 9 by turning on the input transistor 6.
[0007]
In this way, the signal level conversion circuit 1 converts the signal amplitude of the low-signal-amplitude input signal 3 and its inverted signal 4 into a high-amplitude output signal 9 about the power supply voltage of the thin film transistor integrated circuit.
[0008]
[Problems to be solved by the invention]
Such a conventional signal level conversion circuit 1 requires two input signals, that is, an input signal 3 and an inverted signal 4 thereof, and there are problems that increase the number of signal lines and complicate the controller circuit.
[0009]
Further, the threshold voltages of the input transistors 5 and 6 are large and are about the same or slightly smaller than the amplitude of the input signal, the input transistor cannot be sufficiently turned on, and a signal corresponding to a high-speed input signal There is a problem that level conversion is not possible.
[0010]
Further, in order to save the power of the circuit, in the movement of lowering the power supply voltage of the controller 2 and lowering the input signal, the input signal is reduced to 3 volts in the conventional signal level conversion circuit 1. When it becomes smaller, the input transistors 5 and 6 cannot be turned on and do not function as a signal conversion circuit, so that there is a problem that the interface with the controller for lowering the voltage cannot be handled.
[0011]
The present invention does not require an inverted input signal, a signal level conversion circuit can be realized with a single input signal, and the signal level conversion can be speeded up even in the case of a low input signal amplitude. An object is to provide a circuit.
[0012]
[Means for Solving the Problems]
In order to achieve the object of realizing a signal level conversion circuit with the above one input signal, the signal level conversion circuit of the present invention uses a thin film transistor to convert a low signal amplitude input voltage signal into a high signal amplitude output voltage signal. In the signal level conversion circuit for converting to, the first and second input transistors (5, 6) are provided, and the drain of the first input transistor (5) is connected via the first load transistor (7). The drain of the second input transistor (6) is connected to the power source via a second load transistor (8), and the gate of the first load transistor (7) is connected to the power source. is connected to the gate of the second load transistor (8), a gate of said first load transistor (7) to the drain of said first input transistor (5) In addition, the input voltage signal is supplied to the gate terminal of the p-channel type third input transistor (13), and is also supplied to the source terminal of the second input transistor (6). The source terminal of the first input transistor (5) is connected to the gate terminal of the first input transistor (5), and the source terminal of the p-channel type fourth input transistor (14) is the second input transistor (6). ), The source of the first input transistor (5) is grounded, a signal obtained by applying a predetermined bias voltage to the input voltage signal is applied to the gate of the first input transistor, A voltage obtained by adding a predetermined bias voltage to a voltage equal to the high level voltage of the input voltage signal is applied to the gate of the input transistor (2) of the second input transistor (6), Applying a force voltage signal, the second configured to output the output voltage signal from the drain side of the input transistor, the first load transistor (7) and said second load transistor (8) is p-channel It is characterized by using a type MOS-FET .
[0014]
With this configuration, the on-state current of the input transistor can be sufficiently increased even for an input signal having a low signal amplitude, and a signal level conversion circuit realizing high-speed operation can be realized.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
The invention according to claim 1 is a signal level conversion circuit for converting an input signal having a low signal amplitude into an output signal having a high signal amplitude using a thin film transistor, and has a pair of input transistors, and the source of one input transistor is Apply the input signal to the gate and apply the input signal to the gate of the other input transistor, apply the voltage equal to the high level voltage of the input signal to the gate of the other input transistor, and output from the drain side of the input transistor It is configured to output a signal.
[0016]
According to this configuration, one input signal is used so that when one input transistor is turned on, the other transistor is turned off, and when one input transistor is turned off, the other transistor is turned on. The input transistors are operated alternately.
[0017]
According to a second aspect of the present invention, there is provided a signal level conversion circuit for converting an input signal having a low signal amplitude into an output signal having a high signal amplitude by using a thin film transistor, and has a pair of input transistors, and the source of one input transistor is Apply a signal obtained by adding a predetermined bias voltage to the input signal to the gate, and apply a voltage equal to the high level voltage of the input signal to the gate of the other input transistor. The input signal is applied to the source, and the output signal is output from the drain side of the input transistor.
[0018]
According to this configuration, the bias voltage is added to the input signal and applied to the gate of one input transistor of the signal level conversion circuit, thereby increasing the gate-source voltage when the input transistor is on, and Can be sufficiently increased.
[0019]
Further, by applying a voltage obtained by adding a predetermined bias voltage to a voltage equal to the high level voltage of the input signal to the gate of the other input transistor and applying the input signal to the source, the input transistor is turned on. The gate-source voltage can be increased to sufficiently increase the on-current of the input transistor, and the voltage applied between the gate and source of the input transistor can be increased. However, the circuit speed can be increased.
[0020]
According to a third aspect of the present invention, in any one of the first and second aspects, a terminal for inputting a high level voltage of an input signal is provided.
According to this configuration, the operation of the signal level conversion circuit of the present invention can be optimized, and a stable operation can be obtained even if the amplitude of the input signal varies.
[0021]
According to a fourth aspect of the present invention, in the first and second aspects, bias voltage generating means for generating a high level voltage of the input signal is incorporated.
According to this configuration, it is not necessary to apply an input high level voltage to the signal level conversion circuit, the number of input signals can be reduced, and the interface is simplified.
[0022]
According to a fifth aspect of the present invention, in the second aspect, the bias voltage is set to a voltage equivalent to the threshold value of the input transistor.
According to this configuration, the signal applied between the gate and the source of the input transistor can be biased by the threshold voltage of the input transistor, and optimization can be performed so as to maximize the on-off current ratio.
[0023]
According to a sixth aspect of the present invention, in the first or second aspect, the signal level conversion output is a source for driving a pixel driving transistor formed of a liquid crystal display pixel and a thin film transistor and a source line of the pixel driving transistor. It is characterized by being connected to an active matrix liquid crystal display panel having a line drive circuit and a gate line drive circuit for driving the gate line of the pixel drive transistor.
[0024]
According to this configuration, the liquid crystal display element using a thin film transistor and the signal level conversion circuit can be manufactured by the same manufacturing process, and a special low-frequency signal line is used without using a special interface element. It is possible to enable direct interface with the C-MOS circuit of the power supply voltage.
[0025]
Embodiments of the present invention will be described below with reference to FIGS.
(Embodiment 1)
1 to 3 show (Embodiment 1) of the present invention.
[0026]
In addition, the same code | symbol is attached | subjected and demonstrated to the same part as FIG. 8 which shows a prior art example.
As shown in FIG. 1, the signal level conversion circuit 10 of the present invention and the controller 2 are connected by an input signal 3 output from the controller 2 and a high level signal 11 fixed to the high level VIH of the input signal 3. .
[0027]
The signal level conversion circuit 10 has n-channel input transistors 5 and 6 and p-channel load transistors 7 and 8 in the same manner as the current mirror type signal level conversion circuit 1 shown in the conventional example of FIG. However, it differs from the signal level conversion circuit 1 in the following points.
[0028]
The input signal 3 is applied to the source of the input transistor 6 of the signal level conversion circuit 10, and the high level signal 11 from the controller 2 is applied to the gate of the input transistor 6.
[0029]
The transistors 5 to 8 have a threshold voltage of about 3 volts, and the power supply voltage VDD of the signal level conversion circuit 10 is about 15 volts. The power supply voltage of the controller 2 is about 5 volts, and the amplitude of the output signal 3 is about the same level of about 5 volts, which is lower than the power supply voltage VDD of the signal level conversion circuit 10.
[0030]
Specifically, the signal level conversion circuit 10 turns on the input transistor 5 when the input signal 3 is at a high level, and causes the drain current to flow through the load transistor 7 to turn on the transistor 8. At this time, since the high level voltage 11 is applied to the gate of the other input transistor 6 and the high level of the input signal 3 is applied to the source, no voltage is applied between the gate and the source of the input transistor 6. The input transistor 6 is turned off, and the power supply voltage of the signal level conversion circuit 10 is output as the output signal 9.
[0031]
When the input signal 3 is at a low level, the input transistor 5 is turned off, no drain current flows through the load transistor 7, and the transistor 8 is turned off. At this time, the other input transistor 6 is supplied with the high level signal 11 of the input signal at the gate and the low level of the input signal 3 at the source, so that a voltage is applied between the gate and source of the input transistor 6. When the input transistor 6 is turned on, the ground voltage of the signal level conversion circuit 10 is output as the output signal 9.
[0032]
In this way, the signal level conversion circuit 10 converts the signal amplitude of the low signal amplitude input signal 3 into the high amplitude output signal 9.
FIG. 2 is a diagram showing the threshold characteristics and operating points of the input transistors 5 and 6 in this (Embodiment 1). The horizontal axis is the gate voltage and the vertical axis is the drain current route. The threshold characteristics are shown. When the input signal 3 is at a high level, the voltage between the gate and the source of the input transistor 5 is Von = VIN
Is applied to turn on the transistor 5. A voltage of Voff = 0 volts is applied to the gate-source voltage of the input transistor 6 to turn off the transistor 6.
[0033]
On the other hand, when the input signal 3 is at a low level, a voltage of Voff = 0 volts is applied to the gate-source voltage of the input transistor 5 to turn off the transistor 5.
[0034]
The voltage between the gate and the source of the input transistor 6 is Von = VIN
Is applied to turn on the transistor 6.
[0035]
FIG. 3 shows voltage waveforms of input / output signals of the signal level conversion circuit 10 according to the first embodiment.
As described above, according to this (Embodiment 1), the high level signal 11 of the input signal and the input signal 3 of one low signal amplitude are given from the controller 2, so that it is not necessary to generate an inverted signal as in the prior art. It can be converted into an output signal 9 having a high signal amplitude.
[0036]
In the first embodiment, the high level signal 11 of the input signal is supplied from the controller 2. However, the voltage level of the same level is applied by using a resistance voltage divider, a transistor, or a diode on the signal level conversion circuit 10 side. Needless to say, even if it is generated and applied to the gate of the input transistor 6, it functions in the same manner.
[0037]
(Embodiment 2)
4 to 6 show (Embodiment 2) of the present invention.
The same parts as those in FIG. 8 showing the conventional example and FIG. 1 showing (Embodiment 1) will be described with the same reference numerals.
[0038]
As shown in FIG. 4, the signal level conversion circuit 12 of the present invention and the controller 2 are connected by an input signal 3 output from the controller 2 and a high level signal 11 fixed to the high level of the input signal 3.
[0039]
Reference numeral 10 denotes a current mirror type signal level conversion circuit shown in (Embodiment 1) of the present invention, which comprises n-channel input transistors 5 and 6 and p-channel load transistors 7 and 8. The connection and the source and gate wiring of the input transistor 6 are different from those in the first embodiment.
[0040]
Specifically, the input signal 3 is connected to the gate of the p-channel transistor 13 and to the source of the n-channel input transistor 6. A high level signal 11 as an input signal is connected to the gate of a p-channel transistor 14. The drains of the transistors 13 and 14 are connected to the ground. Current sources 15 and 16 are connected to the sources of the transistors 13 and 14 to drive the transistors 13 and 14 to form a source follower circuit.
[0041]
The sources of the transistors 13 and 14 are connected to the gates of the input transistors 5 and 6 of the conventional signal level conversion circuit 10.
The current sources 15 and 16 can be formed in the same manufacturing process of the integrated circuit of the signal level conversion circuit 12 using resistors or transistors.
[0042]
With this configuration, when the input signal 3 is applied to the gate of the transistor 13 of the source follower, a threshold voltage of the transistor is generated between the gate and the source of the transistor 13, and the threshold voltage is biased to the input signal 3. A signal added as a voltage is generated at the source of the transistor 13 and applied to the gate of the input transistor 5.
[0043]
Further, when the high level signal 11 of the input signal is applied to the gate of the transistor 14 of the source follower, a threshold voltage of the transistor is generated between the gate and the source of the transistor 14, and the high level signal 11 of the input signal becomes the threshold. A signal obtained by adding the value voltage as a bias voltage is generated at the source of the transistor 14 and applied to the gate of the input transistor 6.
[0044]
When the signal voltage of the input signal 3 is the same as the ground voltage when the signal level is low, the voltage is 0 volts, when the signal voltage is high, the input amplitude voltage VIN is set, and the threshold voltage of the transistor 13 of the source follower is Vtp. The signal voltage generated at the source of the transistor 13 is a voltage Voff equal to the threshold voltage Vtp when the input signal 3 is at a low level, and a voltage obtained by adding VIN to the threshold voltage Vtp when the input signal 3 is at a high level. Von occurs. That is, the input signal is a signal biased with the threshold voltage Vtp of the transistor.
[0045]
A signal obtained by biasing the above input signal with the threshold voltage of the source follower transistor is applied to the gate of the input transistor 5 of the signal level conversion circuit 10.
[0046]
Further, when the voltage of the high-level signal 11 of the input signal is VIN and the threshold voltage of the source follower transistor 14 is Vtp, the signal voltage generated at the source of the source follower transistor 14 adds VIN to the threshold voltage Vtp. Generated. That is, a high level voltage of the input signal is a voltage biased by the threshold voltage Vtp of the transistor.
[0047]
A voltage obtained by biasing the high level signal 11 of the input signal described above with the threshold voltage of the source follower transistor is applied to the gate of the input transistor 6 of the signal level conversion circuit 10.
[0048]
FIG. 5 shows the threshold characteristics and operating points of the input transistor in this (Embodiment 2). The horizontal axis is the gate voltage and the vertical axis is the drain current route. It is shown.
[0049]
When the input signal 3 is at a high level, a voltage of (Vtp + VIN) is applied to the gate of the input transistor 5, and a voltage of Von = (Vtp + VIN) is applied to the gate-source voltage. When the applied voltage Von is larger than the threshold voltage of the input transistor 5, the input transistor 5 is turned on, and a drain current is supplied to the load transistor 7 to turn on the transistor 8.
[0050]
At this time, a voltage of (Vtp + VIN) is applied to the gate of the other input transistor 6, and VIN which is the high level voltage of the input signal 3 is applied to the source of the input transistor 6. Therefore, the voltage between the gate and the source of the other input transistor 6 is Voff = Vtp, and the voltage Voff applied between the gate and the source is equal to or less than the threshold voltage of the input transistor 5. Then, the input transistor 6 is turned off.
[0051]
Accordingly, the output signal 9 is output at a voltage substantially equal to the power supply voltage of the signal level conversion circuit.
Similarly, when the input signal 3 is at a low level, the voltage between the gate and the source of the input transistor 5 is Voff = Vtp, the input transistor 5 is turned off, and the drain current flows through the load transistor 7. First, the transistor 8 is turned off.
[0052]
At this time, a voltage of Von = (Vtp + VIN) is applied as the voltage between the gate and source of the other input transistor 6, and the input transistor 6 is turned on.
Therefore, the output signal 9 is output although it is substantially equal to the ground voltage of the signal level conversion circuit.
[0053]
In this way, the signal amplitude can be converted into an output signal 9 having a high amplitude that is as high as the power supply voltage of the thin film transistor integrated circuit, using the input signal 3 having a low signal amplitude and the high level signal 11 of the input signal.
[0054]
FIG. 6 shows the voltage waveform of this (Embodiment 2), 17 and 18 are the waveforms of the source terminals of the source follower transistors 13 and 14 and the gate terminals of the input transistors 5 and 6, and the input signal 3 and the input signal The high level voltage 302 is a signal waveform biased by the threshold voltage Vtp of the source follower transistors 13 and 14.
[0055]
Thus, also in this (Embodiment 2), the high level signal 11 of the input signal and the input signal 3 of one low signal amplitude are given from the controller 2 to be converted into the output signal 9 of the high signal amplitude. It is possible to increase the on-off current ratio by applying a bias voltage to the input signal, and a signal level conversion circuit that can cope with a lower input amplitude and can operate at a high speed. Could be realized.
[0056]
In the second embodiment, the high level signal 11 of the input signal is supplied from the controller 2. However, the voltage level of the same level is applied by using a resistance voltage divider, a transistor, or a diode on the signal level conversion circuit 12 side. Needless to say, even if it is generated and applied to the gate of the source follower transistor 14, it functions in the same manner.
[0057]
(Embodiment 3)
FIG. 7 shows a configuration of a liquid crystal display device incorporating the signal level conversion circuit of (Embodiment 1) or (Embodiment 2).
[0058]
Reference numeral 601 denotes a liquid crystal display device constituted by an integrated circuit using a thin film transistor. Reference numeral 602 denotes a controller IC of a liquid crystal display device including a C-MOS gate array and the like, which is connected to the liquid crystal display device 601 by 612. 601 is given. Reference numeral 612 denotes a control signal having a low signal amplitude.
[0059]
Reference numeral 603 denotes a thin film transistor for driving a pixel of the liquid crystal display device, reference numeral 603 denotes a pixel storage capacitor, and reference numeral 605 denotes a liquid crystal capacitor. Reference numeral 606 denotes a source electrode connected to the source terminal of the pixel transistor 603, reference numeral 607 denotes a gate electrode connected to the gate terminal of the pixel transistor 603, and reference numeral 608 denotes a common electrode connected to the storage capacitor and the counter electrode of the liquid crystal.
[0060]
Reference numeral 609 denotes a source driving circuit for driving the source electrode, and reference numeral 610 denotes a gate driving circuit for driving the gate electrode. Reference numeral 611 denotes the signal level conversion circuit shown in (Embodiment 1) (Embodiment 2).
[0061]
The pixel transistor 603, the source driving circuit 609, the gate driving circuit 610, and the signal level conversion circuit 611 are formed on the same glass substrate by the same manufacturing process as an integrated circuit composed of thin film transistors.
[0062]
These thin film transistor integrated circuits operate as a circuit having a power supply voltage and a signal amplitude of about 15 volts, and the signal level conversion circuit 611 receives a low signal amplitude control signal 612 having an amplitude of about 5 volts from the controller inside the thin film transistor integrated circuit. Is converted to a 613 high signal amplitude control signal of about 15 volts used in the above, and a control signal is given to the source drive circuit 609 and the gate drive circuit 610.
[0063]
In this (Embodiment 3), a special circuit is required by incorporating the signal level conversion circuit of (Embodiment 1) or (Embodiment 2) into an active matrix type liquid crystal display device using thin film transistors. However, it is possible to directly control the interface and to simplify the interface.
[0064]
Note that the circuit can also be formed by inverting the conductivity type of the transistor in each of the above embodiments.
[0065]
【The invention's effect】
As described above, according to the signal level conversion circuit of the present invention, a signal level conversion circuit that converts a low signal amplitude input signal into a high signal amplitude output signal using a thin film transistor includes a pair of input transistors, The source of the input transistor (5) is grounded, the input signal is applied to the gate, a voltage equal to the high level voltage of the input signal is applied to the gate of the other input transistor (6), and the source is Since the input signal is applied and the output signal is output from the drain side of the input transistor, a signal level conversion circuit that converts one low-amplitude input signal into a high-amplitude input signal can be realized.
[0066]
In addition, it has a pair of input transistors, the source of one input transistor is grounded, a signal obtained by applying a predetermined bias voltage to the input signal is applied to the gate, and the input signal is applied to the gate of the other input transistor. By applying a voltage obtained by adding a predetermined bias voltage to a voltage equal to the high level voltage and applying the input signal to the source, the ratio of the on-off current current of the input transistor can be increased, and the low input Even in the case of signal amplitude, it is possible to realize a signal level conversion circuit capable of speeding up the circuit.
[0067]
By using the signal level conversion circuit of the present invention, it is possible to directly interface with an integrated circuit using a thin film transistor and an integrated circuit such as a CMOS gate array with a small number of control lines. Furthermore, by using the signal level conversion circuit of the present invention in an active matrix liquid crystal display device using a thin film transistor, it becomes possible to directly control with a CMOS gate array with a small number of control lines. It is possible to simplify the number of signal lines.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a signal level conversion circuit according to (Embodiment 1) of the present invention. FIG. 2 is a diagram showing threshold characteristics and operating points of an input transistor according to the embodiment. FIG. 4 is a configuration diagram of a signal level conversion circuit in (Embodiment 2) of the present invention. FIG. 5 is a diagram showing threshold characteristics of an input transistor in Embodiment 2. FIG. 6 is a diagram showing operating points in the embodiment; FIG. 7 is a diagram showing input signal and output signal waveforms in the same embodiment; FIG. 7 is a configuration diagram in combination with the liquid crystal display device in (Embodiment 3) of the present invention; ] Configuration diagram of conventional signal level conversion circuit [Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Signal level conversion circuit 2 Controller 3 Input signal 5, 6 Input transistor 7, 8 Load transistor 9 Output signal 10 Signal level conversion circuit 11 High level signal (input signal)
13, 14 Transistor 15, 16 Current source

Claims

In a signal level conversion circuit that converts a low signal amplitude input voltage signal into a high signal amplitude output voltage signal using a thin film transistor,
Having first and second input transistors (5, 6);
The drain of the first input transistor (5) is connected to a power source via a first load transistor (7), and the drain of the second input transistor (6) is connected to a second load transistor ( 8) connected to the power supply via
The gate of the first load transistor (7) is connected to the gate of the second load transistor (8), and the gate of the first load transistor ( 7 ) is connected to the first input transistor (5). The input voltage signal is further supplied to the gate terminal of the p-channel type third input transistor (13) and also to the source terminal of the second input transistor (6), The source terminal of the third input transistor (13) is connected to the gate terminal of the first input transistor (5), and the source terminal of the p-channel fourth input transistor (14) is the second input. Connected to the gate terminal of the transistor (6),
The source of the first input transistor (5) is grounded, a signal obtained by adding a predetermined bias voltage to the input voltage signal is applied to the gate of the first input transistor, and the second input transistor (6) A voltage obtained by adding a predetermined bias voltage to a voltage equal to the high level voltage of the input voltage signal is applied to the gate, the input voltage signal is applied to the source, and an output voltage signal is applied from the drain side of the second input transistor. and configured to output,
The first load transistor (7) and the second load transistor (8) are signal level conversion circuits using p-channel MOS-FETs .

2. The signal level conversion circuit according to claim 1, further comprising a terminal for inputting a high level voltage of the input voltage signal.

2. The signal level conversion circuit according to claim 1, further comprising bias voltage generating means for generating a high level voltage of the input voltage signal.

2. The signal level conversion circuit according to claim 1, wherein the bias voltage is set to a voltage equivalent to the threshold value of the first input transistor.

The signal level conversion output includes a pixel driving transistor formed of a liquid crystal display pixel and a thin film transistor, a source line driving circuit for driving a source line of the pixel driving transistor, and a gate line driving for driving a gate line of the pixel driving transistor. 2. The signal level conversion circuit according to claim 1, wherein the signal level conversion circuit is connected to an active matrix liquid crystal display panel having a circuit.

A signal level conversion circuit in which a circuit is formed by inverting the conductivity type of a transistor from that of claim 1.