JP4153606B2 - プラズマエッチング方法およびプラズマエッチング装置 - Google Patents

プラズマエッチング方法およびプラズマエッチング装置 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は,プラズマエッチング方法およびプラズマエッチング装置に関する。
【0002】
【従来の技術】
従来,気密な処理室内に上部電極と下部電極とを対向配置したプラズマエッチング装置が提案されている。該装置では,まず下部電極上に被処理体,例えば半導体ウェハ(以下,「ウェハ」と称する。)を載置した後,処理室内に処理ガスを導入すると共に,処理室内を真空引きして所定の圧力雰囲気に維持する。次いで,上部電極に対してプラズマ生成用電力を印加すると共に,下部電極に対して一定電力に保たれたバイアス用電力を印加する。その結果,処理室内の処理ガスが解離してプラズマとラジカルが生成され,そのラジカルと,バイアス用電力によりウェハに引き込まれるプラズマ中のイオンとにより,ウェハ上に形成されたSiO2(酸化シリコン)膜などの絶縁膜がイオンアシストエッチングされ,該絶縁膜にコンタクトホールが形成される。
【0003】
【発明が解決しようとする課題】
しかしながら,0.15μmデザインルール下でコンタクトホールを形成する場合には,アスペクト比が高くなり,絶縁膜のエッチングレートが低下する。また,絶縁膜の表面に形成されたフォトレジスト膜は,イオンによって常時スパッタされる。この際,フォトレジスト膜の上面とパターン形成面との間に形成される角部が多くスパッタされる。その結果,図2(d)に示すようにフォトレジスト膜206のパターン幅が広がってしまい,所望のコンタクトホール210を形成できないという問題が生じる。従って,フォトレジスト膜206のエッチングレート(またはエッチング量)に対する絶縁膜202のエッチングレート(またはエッチング量)の比(以下,「選択比」という。)を高くする技術が必要となる。
【0004】
本発明は,従来の技術が有する上記のような問題点に鑑みて成されたものであり,本発明の第1目的は,エッチングの選択比を向上させて,被処理体に超微細なエッチング加工を施すことが可能な,新規かつ改良されたプラズマエッチング方法を提供することである。
【0005】
また,本発明の第2の目的は,被処理体に所定形状のコンタクトホールを形成することが可能な,新規かつ改良されたプラズマエッチング装置を提供することである。
【0006】
【課題を解決するための手段】
上記課題を解決するために,本発明の第1の観点によれば,請求項1に記載の発明のように,処理室内に処理ガスを導入し,プラズマ源により処理室内にプラズマを生成すると共に,処理室内に配置された電極にバイアス用電力を印加して,電極上に載置された被処理体に対して所定のエッチング処理を施すプラズマエッチング方法であって,バイアス用電力を電極に印加して所定のエッチング時間にわたり被処理体にエッチングを施すエッチング工程と,バイアス用電力を低減または遮断して所定の成膜時間にわたり被処理体表面のエッチングマスクに保護膜を形成する成膜を施す成膜工程とを順次反復し,その際に,前記各エッチング時間と前記各成膜時間とは,エッチング処理の進行に応じて変更されることを特徴とする,プラズマエッチング方法が提供される。
【0007】
かかる構成によれば,エッチング工程と成膜工程とを反復しながらエッチング処理を行うので,エッチングマスク,例えばフォトレジスト膜を保護膜で保護しながら被処理体にエッチングを行うことができる。その結果,フォトレジスト膜がエッチングされ難くなり,選択比が大きくなるので,フォトレジスト膜のパターンの拡大を抑制することができ,さらに成膜工程時にマスクパターン側壁にも保護膜が形成されるので,被処理体に所望のコンタクトホールを形成できる。また,各エッチング時間と各成膜時間とを,エッチング処理の進行に応じて変更すれば,処理の進行によって被処理体とフォトレジスト膜の状態が変化しても,所定のエッチング処理を行うことができる。
【0009】
さらに,各成膜時間を,例えば請求項に記載の発明のように,エッチング処理の進行に応じて相対的に延長しても良い。コンタクトホールは,処理の進行によってアスペクト比が高くなり,コンタクトホール底面に保護膜が形成され難くなるので,上記の如く各成膜時間を延長すれば,所定のエッチングを行いながらフォトレジスト膜の保護をより確実に行うことができる。
【0010】
さらにまた,各成膜時間を,例えば請求項に記載の発明のように,1秒以上にすれば,各成膜工程の間に保護膜をフォトレジスト膜に形成できる。
【0011】
また,エッチング処理の最終工程として,例えば請求項に記載の発明のように,エッチング工程を行えば,コンタクトホール底面やフォトレジスト膜上に形成された保護膜を除去できるので,保護膜の除去工程が不要となり,後処理を迅速に行うことができる。
【0012】
さらに,エッチング処理の開始工程として,例えば請求項に記載の発明のように,成膜工程を行えば,エッチング工程の前にフォトレジスト膜を保護膜で保護できるので,被処理体により所望の処理を行うことができる。
【0013】
さらにまた,例えば請求項に記載の発明のように,エッチング対象を酸化シリコン膜とし,処理ガスとしてフルオロカーボンガスを含むガスを採用すれば,フォトレジスト膜に保護膜を確実に形成できると共に,SiO膜に所望のコンタクトホールを形成できる。
【0014】
また,本発明の第2の観点によれば,請求項に記載の発明のように,処理室内に処理ガスを導入し,プラズマ源により処理室内にプラズマを生成すると共に,処理室内に配置された電極にバイアス用電力を印加して,電極上に載置された被処理体に対して所定のエッチング処理を施すプラズマエッチング装置であって,電極には,所定のエッチング時間にわたりバイアス用電力を出力し,所定の成膜時間にわたりバイアス用電力を低減または遮断すると共に,バイアス用電力の出力と低減または遮断とを1秒以上の周期で順次反復するバイアス用電源が接続され,その際に,前記各エッチング時間と前記各成膜時間とは,エッチング処理の進行に応じて変更されることを特徴とする,プラズマエッチング装置が提供される。
【0015】
かかる構成によれば,電極に対してバイアス用電力を間欠的に印加するので,上記請求項1に記載の発明のように,バイアス用電力の印加時には被処理体にエッチングを施し,バイアス用電力の低減時または遮断時には被処理体のエッチングマスクに保護膜を形成することができ,被処理体に所望のコンタクトホールを形成できる。また,各エッチング時間と各成膜時間とを,エッチング処理の進行に応じて変更すれば,処理の進行によって被処理体とフォトレジスト膜の状態が変化しても,所定のエッチング処理を行うことができる。
【0016】
【発明の実施の形態】
以下に,添付図面を参照しながら,本発明にかかるプラズマエッチング方法およびプラズマエッチング装置の実施の一形態について説明する。
【0017】
(1)エッチング装置の全体構成
まず,図1を参照しながら本発明を適用可能な平行平板型プラズマエッチング装置100の全体構成について説明する。
エッチング装置100の処理室102は,接地された導電性の処理容器104内に形成されており,この処理室102内にウェハWの載置台を兼ねた導電性の下部電極106が配置されている。また,下部電極106には,整合器108を介して,本実施の形態にかかるバイアス用電力を出力するバイアス用電源110が接続されている。このバイアス用電源110には,バイアス用電力の供給を制御する制御器112が接続されている。なお,バイアス用電力の制御構成の詳細については,後述する。
【0018】
また,下部電極106の載置面に対向する位置には,導電性の上部電極114が配置されており,この上部電極114と処理容器104との間には,絶縁部材116が介装されている。さらに,上部電極114には,整合器118を介して,上記バイアス用電力よりも周波数が相対的に高いプラズマ生成用電力を出力するプラズマ生成用電源120が接続されている。また,プラズマ生成用電源120にも,上記制御器112が接続されており,この制御器112によってプラズマ生成用電力の供給が制御される。
【0019】
さらに,上部電極114には,多数のガス吐出孔114aが形成されており,これらガス吐出孔114aには,ガス供給管122を介して不図示の処理ガス供給源が接続されている。また,処理容器104内の下方には,排気管124が接続されており,この排気管124には,不図示の真空ポンプが接続されている。
【0020】
(2)エッチング処理工程
次に,図1〜図9を参照しながら本実施の形態のエッチング処理工程について詳細に説明する。
まず,図1に示す下部電極106上にウェハWを載置する。このウェハWには,例えば図2(a)に示すように,ウェハWを構成する基板200上に,例えばSiO2から成る絶縁膜202が形成されており,さらにその絶縁膜202上に所定のパターン204が形成されたエッチングマスクであるフォトレジスト膜206が積層されている。また,図1に示す処理室102内には,ガス供給源からガス供給管122とガス吐出孔114aを介して,例えばC48とCOとArとO2との混合ガスから成る処理ガスを導入する。この際,C48とCOとArとO2の流量は,1:4:15:1の流量比に設定されている。さらに,処理室102内は,排気管124を介して真空引きされ,例えば35mTorrの圧力に維持されている。
【0021】
次いで,制御器112の制御により,プラズマ生成用電源120から整合器118を介して上部電極114に,27MHzで上部電極(114)1cm2当たり4W〜5Wの高周波電力を印加すると共に,バイアス用電源110から整合器108を介して下部電極106に,上記プラズマ生成用電力よりも相対的に低い周波数である800kHzでウェハW1cm2当たり5Wの高周波電力を後述の如く間欠的に印加する。
【0022】
ここで,図2〜図9を参照しながら,バイアス用電力の制御構成について説明する。
図3は,本実施の形態のバイアス用電力の供給構成,すなわち図4に示すバイアス用電力を印加するオンサイクル(以下,「エッチング工程」という。)から処理を開始して,9回のエッチング工程と,8回のバイアス用電力を印加しないオフサイクル(以下,「成膜工程」という。)とを交互に繰り返し,エッチング工程で処理を終了した時点でのウェハW上の一点における選択比(絶縁膜202のエッチングされた量/フォトレジスト膜206のエッチングされた量)と,デューティー(オンサイクル時間/(オンサイクル時間+オフサイクル時間))との関係を示している。また,上記オンサイクル時間は30秒に,オフサイクル時間はデューティーを満たす時間に設定されている。なお,デューティー100%とは,バイアス用電力を連続的に印加した場合である。また,成膜工程において,バイアス用電力を遮断するのと同程度の作用があるようにバイアス用電力を低減させても良い。
【0023】
図3より,デューティーを下げることにより選択比が向上することがわかる。この理由として以下のことが考えられる。下部電極106にバイアス用電力を印加している期間(エッチング工程)では,C48の解離によって生じるCFxイオンとCFxラジカル,およびArイオン等により絶縁膜202がイオンアシストエッチングされる。一方,フォトレジスト膜206は,絶縁膜202のエッチングレートよりも低いものの,上記イオンによりスパッタ(エッチング)される。
【0024】
また,バイアス用電力を印加していない期間(成膜工程)では,イオンがウェハWに引き寄せられない。その結果,図2(b)に示すように,CFxラジカルがフォトレジスト膜206の表面に付着することによってポリマー(重合体)208が形成される。同様に,絶縁膜202の表面にもポリマー208が形成される。しかし,絶縁膜202の表面は,少なくともフォトレジスト膜206の厚み分だけは深いところにあり,またラジカル粒子は熱運動(ランダム運動)をするので,絶縁膜202の表面に形成されるポリマー208の厚み(B)は,フォトレジスト膜206の表面に形成されるポリマー208の厚み(A)よりも薄い。この点については,図8を用いて後述する。
【0025】
さらに,フォトレジスト膜206は,例えばCxyzから成るため,SiO2から成る絶縁膜202よりもポリマー208に分子組成が近いためポリマー208が付着し易いと考えられる。この点については,図9を用いて後述する。
【0026】
また,成膜工程に続くエッチング工程では,ポリマー208がフォトレジスト膜206の保護膜として働く。つまり,まずポリマー208がエッチングされ,その後にフォトレジスト膜206がエッチングされるので,フォトレジスト膜206がエッチングされる量が減る。一方,絶縁膜202上のポリマー208は薄いので,絶縁膜202のエッチングの進行をさほど妨げることがない。
【0027】
また,エッチング工程では,絶縁膜202は約8000オングストローム/分,フォトレジスト膜206は約800オングストローム/分,保護膜であるポリマー208は約2300オングストローム/分でエッチングされる。これに対して,成膜工程では,ポリマー208は約1800オングストローム/分でフォトレジスト膜206の表面に成膜される。このことは,図3に示すように,バイアス用電力を常時印加した場合には選択比が10であり,そのバイアス用電力をデューティー50%で印加した場合には選択比が15になることに対応している。
【0028】
また,図5は,図3と同じ条件でデューティーを変えたときの全処理時間と,絶縁膜202の平均エッチングレート(絶縁膜202のエッチング量/成膜工程を含む全処理時間)との関係を示している。図5より,デューティーを下げると,平均エッチングレートが低下し,全処理時間が長くなることがわかる。
【0029】
また,図6は,図3と同じ条件でデューティーを変えて全処理時間を終了した時点で残存しているフォトレジスト膜206の厚みを示している。図6より,デューティーを下げると,フォトレジスト膜206の残量が増加し,結果的に期待通りの形状のコンタクトホール210(図2(c)を参照。)が形成されることがわかる。
【0030】
また,図7(b)は,図7(a)に示す状態のウェハWに対して,所定時間の成膜工程を施した後におけるコンタクトホール210底面と,フォトレジスト膜206上面に形成されるポリマー208の状態を示したものである。また,図8は,図7(b)に示すコントクトホール210のアスペクト比を変えたときのフォトレジスト膜206上面に形成されるポリマー208の厚みAに対するコンタクトホール210底面に形成されるポリマー208の厚みBの比を示す。なお,本明細書中において,アスペクト比とは,図7(b)に示すフォトレジスト膜206の上面と絶縁膜202の底面との間の距離dと,コンタクトホール210の直径rの比(d/r)である。
【0031】
図8より,アスペクト比が大きくなるに従って,すなわちエッチングが進行してコンタクトホール210が深くなるに従って,コンタクトホール210底面に形成されるポリマー208の厚みBは,フォトレジスト膜206上面に形成されるポリマー208の厚みAに比べて薄くなることがわかる。
【0032】
また,図9は,図3と同じプロセス条件の成膜工程で,ウェハWの表面がフォトレジスト膜206の場合と,ウェハWの表面が絶縁膜(SiO2膜)202の場合のポリマー208の成膜速度を比較したものである。図9より,フォトレジスト膜206上に約120オングストロームのポリマー208が形成されるまでは,絶縁膜202上にはポリマー208が形成されない事がわかる。この程度の期間(5秒)では,バイアス用電力の印加を停止しても,絶縁膜202にはポリマー208等が形成されない。
【0033】
以上の実験データから以下のことが言える。図4では,上述の如くエッチング工程を1回当たり30秒とし,エッチング工程から始めてエッチング工程で終了する場合について示した。このように,最初の工程と最後の工程とがエッチング工程であれば,デューティーが同じであっても1回当たりのエッチング工程と成膜工程の時間を長くすることにより,全処理時間を短縮できる。
【0034】
また,本実施の形態では,エッチング工程を最終工程としているが,これは成膜工程を最終工程とすると,フォトレジスト膜206表面やコンタクトホール210底面にポリマー208等の反応生成物が付着したまま残るので,ポリマー等を除去する工程が余分に必要となり,スループットを低下させるからである。つまり,最終のエッチング工程では,ポリマー208を除去し,コンタクトホール210の形成が完了するまでエッチングが行われる。
【0035】
また,図9に示すように,成膜工程の時間が5秒であれば,絶縁膜202上にポリマー208が形成されず,フォトレジスト膜206上にポリマー208が形成される。上記時間は,使用する処理ガスの種類等のプロセス条件によって変わるが,少なくとも1秒以上であれば,フォトレジスト膜206上にポリマー208が形成されることもあり,上記と同様の効果を得ることができる。なお,処理時間を短くするためには,エッチング工程の時間を成膜工程の時間よりも一般的に長くすれば良い。また,本実施の形態では,バイアス用電力のオン・オフの周期が1秒以上であるので,特殊なパルス電源を用いなくてもソフトウェアによって電源のオン・オフを容易に制御できる。
【0036】
また,コンタクトホール210の径が小さい場合は,エッチングの開始時において所定のアスペクト比が確保されている。従って,図8に示すように,最初の工程を成膜工程としても,絶縁膜202には僅かなポリマー208が形成されるだけなので,エッチング速度をさほど低下させないと共に,予めフォトレジスト膜206にポリマー208を形成できるので,選択比を向上させることができる。
【0037】
また,コンタクトホール210は,エッチングが進行するに従ってアスペクト比が高くなり,成膜工程によりコンタクトホール210の底面に形成されるポリマー208の成膜速度は低下する。その結果,成膜工程によってコンタクトホール210のエッチングが妨げられる度合いは,エッチング開始時と比べて低下する。従って,エッチングに進行に合わせてデューティーを下げ,あるいはエッチング工程の時間を短くして成膜工程の時間を長くすれば,フォトレジスト膜206にポリマー208を確実に形成しながら,絶縁膜202に対しても所定のエッチングを施すことができる。
【0038】
また,本実施の形態を採用すれば,成膜工程においてフォトレジスト膜206上に形成されたポリマー208がエッチングされた後に,フォトレジスト膜206がエッチングされるので,選択比を高くすることができる。ただし,選択比を必要以上に高くすると,処理時間が長くなる。
【0039】
また,フォトレジスト膜206は,全処理を完了した時点で,図2(d)に示す悪い形状のコンタクトホール10が形成されない程度,エッチングされずに残っていれば充分である。従って,デューティーおよびエッチング・成膜工程1回当たりの夫々の時間は,絶縁膜202およびフォトレジスト膜206の厚み,絶縁膜202およびフォトレジスト膜206のエッチングレート,ポリマー208の成膜レート,コンタクトホールの径,エッチングの進行の度合い,処理ガスの種類,バイアス用電力の大きさ等を考慮して処理時間が最短になるように決められる。
【0040】
本実施の形態は,以上のように構成されており,フォトレジスト膜206の上面やその肩部にポリマー208を形成しながらエッチング処理を行うので,処理時にフォトレジスト膜206が過度にエッチングされて,特に図2(c)に示す肩部206aが損傷することがない。その結果,パターン204に基づいて,高アスペクト比のコンタクトホール210を確実に形成することができる。また,ポリマー208は,図2(b)に示すように,コンタクトホール210の内部側面にも付着するので,すでに形成されたコンタクトホール210の内部側壁がエッチングされ難くなり,いわゆるボーイング形状となることを防止できる。
【0041】
以上,本発明の好適な実施の一形態について,添付図面を参照しながら説明したが,本発明はかかる構成に限定されるものではない。特許請求の範囲に記載された技術的思想の範疇において,当業者であれば,各種の変更例および修正例に想到し得るものであり,それら変更例および修正例についても本発明の技術的範囲に属するものと了解される。
【0042】
例えば,上記実施の形態において,800kHzのバイアス用電力を下部電極に印加する構成を例に挙げて説明したが,800kHz以外の周波数の電力をバイアス用電力として採用しても,本発明を実施することができる。
【0043】
また,上記実施の形態において,絶縁膜としてSiO2を採用する構成を例に挙げて説明したが,本発明はかかる構成に限定されるものではなく,例えばBPSG(boron-phospho-silicate glass)や,TEOS(tetraethylorth-osilicate)や,SOG(spin on glass)や,SiOFや,熱酸化膜(SiO2)などの絶縁膜,あるいは絶縁膜以外のエッチング処理に対しても,本発明を適用することができる。
【0044】
さらに,上記実施の形態において,平行平板型プラズマエッチング装置を例に挙げて説明したが,本発明はかかる構成に限定されるものではなく,被処理体にバイアス用電力を印加できれば,誘導結合型エッチング装置やマイクロ波型エッチング装置などのプラズマ源を備えたプラズマエッチング装置にも,本発明を適用することができる。
【0045】
【発明の効果】
本発明によれば,エッチング処理中に,例えばフォトレジスト膜の露出面に保護膜を形成する成膜工程を設けたので,その保護膜によってフォトレジスト膜がエッチングされ難くなり,選択比を向上させることができる。その結果,処理終了時までフォトレジスト膜に形成されたエッチングパターンを初期の状態と実質的に同一の状態に維持することができ,上記パターンに基づいて,所定の超微細なコンタクトホールを形成することができる。さらに,コンタクトホールの内部側壁にも保護膜を形成し,保護することができるため,上記内部側壁面がエッチングされて生じるボーイング形状の発生を抑制することができ,所定形状のコンタクトホールを形成することができる。
【図面の簡単な説明】
【図1】本発明を適用可能なエッチング装置を示す概略的な断面図である。
【図2】図1に示すエッチング装置に適用されるエッチング方法と従来のエッチング方法を説明するためのウェハWを表す概略的な断面図である。
【図3】図1に示すエッチング装置に適用されるエッチング方法を説明するための選択比とデューティーとの関係を表す概略的な説明図である。
【図4】図1に示すエッチング装置に適用されるエッチング方法を説明するためのバイアス用電力のオン・オフサイクルを表す概略的な説明図である。
【図5】図1に示すエッチング装置に適用されるエッチング方法を説明するためのデューティーを変化させた際の全処理時間と絶縁膜のエッチングレートとの関係を表す概略的な説明図である。
【図6】図1に示すエッチング装置に適用されるエッチング方法を説明するためのフォトレジスト膜の残膜厚みとデューティーとの関係を表す概略的な説明図である。
【図7】図1に示すエッチング装置に適用されるエッチング方法を説明するためのウェハWを表す概略的な断面図である。
【図8】図1に示すエッチング装置に適用されるエッチング方法を説明するためのアスペクト比とポリマーの厚みとの関係を表す概略的な説明図である。
【図9】図1に示すエッチング装置に適用されるエッチング方法を説明するためのバイアス用電力オフ時間とポリマーの厚みとの関係を表す概略的な断面図である。
【符号の説明】
100 エッチング装置
102 処理室
106 下部電極
110 バイアス用電源
112 制御器
114 上部電極
120 プラズマ生成用電源
200 基板
202 絶縁膜
206 フォトレジスト膜
208 ポリマー(保護膜)
210 コンタクトホール
W ウェハ

Claims (6)

  1. 処理室内に処理ガスを導入し,プラズマ源により前記処理室内にプラズマを生成すると共に,前記処理室内に配置された電極にバイアス用電力を印加して,前記電極上に載置された被処理体に対して所定のエッチング処理を施すプラズマエッチング方法であって,
    前記バイアス用電力を前記電極に印加して所定のエッチング時間にわたり前記被処理体にエッチングを施すエッチング工程と,前記バイアス用電力を低減または遮断して所定の成膜時間にわたり前記被処理体表面のエッチングマスクに保護膜を形成する成膜を施す成膜工程とを順次反復し,
    前記エッチング処理が進行するに従いデューティー比を小さくするように前記バイアス用電力の印加、低減または遮断を制御することを特徴とする,プラズマエッチング方法。
  2. 前記各成膜時間は,1秒以上であることを特徴とする,請求項に記載のプラズマエッチング方法。
  3. 前記エッチング処理の最終工程として,前記エッチング工程が行われることを特徴とする,請求項1又は請求項2のいずれかに記載のプラズマエッチング方法。
  4. 前記エッチング処理の開始工程として,前記成膜工程が行われることを特徴とする,請求項1〜のいずれかに記載のプラズマエッチング方法。
  5. 前記エッチング対象は,酸化シリコン膜であり,
    前記処理ガスは,フルオロカーボンガスを含むガスであることを特徴とする,請求項1〜のいずれかに記載のプラズマエッチング方法。
  6. 処理室内に処理ガスを導入し,プラズマ源により前記処理室内にプラズマを生成すると共に,前記処理室内に配置された電極にバイアス用電力を印加して,前記電極上に載置された被処理体に対して所定のエッチング処理を施すプラズマエッチング装置であって,
    前記電極には,所定のエッチング時間にわたり前記バイアス用電力を出力し,所定の成膜時間にわたり前記バイアス用電力を低減または遮断すると共に,前記バイアス用電力の出力と低減または遮断とを1秒以上の周期で順次反復するバイアス用電源が接続され,
    前記バイアス用電源から出力される前記バイアス用電力の印加、低減または遮断は、前記エッチング処理が進行するに従いデューティー比を小さくするように制御されることを特徴とする,プラズマエッチング装置。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100327346B1 (ko) * 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
KR20020017182A (ko) * 2000-08-29 2002-03-07 윤종용 옥타플루오로부텐으로 이루어지는 식각 가스를 이용한반도체 소자의 제조방법
DE10053780A1 (de) * 2000-10-30 2002-05-16 Infineon Technologies Ag Verfahren zur Strukturierung einer Siliziumoxid-Schicht
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
KR100517075B1 (ko) 2003-08-11 2005-09-26 삼성전자주식회사 반도체 소자 제조 방법
KR100656708B1 (ko) 2005-04-01 2006-12-13 주식회사 에이디피엔지니어링 플라즈마 처리장치
JP4653603B2 (ja) * 2005-09-13 2011-03-16 株式会社日立ハイテクノロジーズ プラズマエッチング方法
US7488687B2 (en) 2006-09-12 2009-02-10 Samsung Electronics Co., Ltd. Methods of forming electrical interconnect structures using polymer residues to increase etching selectivity through dielectric layers
US7491343B2 (en) * 2006-09-14 2009-02-17 Lam Research Corporation Line end shortening reduction during etch
US7407597B2 (en) * 2006-09-14 2008-08-05 Lam Research Corporation Line end shortening reduction during etch
US7547636B2 (en) * 2007-02-05 2009-06-16 Lam Research Corporation Pulsed ultra-high aspect ratio dielectric etch
US7771606B2 (en) * 2007-02-22 2010-08-10 Applied Materials, Inc. Pulsed-plasma system with pulsed reaction gas replenish for etching semiconductors structures
US7737042B2 (en) * 2007-02-22 2010-06-15 Applied Materials, Inc. Pulsed-plasma system for etching semiconductor structures
US7718538B2 (en) * 2007-02-21 2010-05-18 Applied Materials, Inc. Pulsed-plasma system with pulsed sample bias for etching semiconductor substrates
US8308969B2 (en) * 2007-03-12 2012-11-13 Aixtron, SE Plasma system for improved process capability
US7846846B2 (en) * 2007-09-25 2010-12-07 Applied Materials, Inc. Method of preventing etch profile bending and bowing in high aspect ratio openings by treating a polymer formed on the opening sidewalls
JP5268625B2 (ja) * 2008-12-26 2013-08-21 株式会社日立ハイテクノロジーズ プラズマ処理装置
KR101037043B1 (ko) * 2009-02-27 2011-05-26 성균관대학교산학협력단 반도체 기판의 비아 형성방법
US9478408B2 (en) 2014-06-06 2016-10-25 Lam Research Corporation Systems and methods for removing particles from a substrate processing chamber using RF plasma cycling and purging
US10081869B2 (en) 2014-06-10 2018-09-25 Lam Research Corporation Defect control in RF plasma substrate processing systems using DC bias voltage during movement of substrates
US10047438B2 (en) 2014-06-10 2018-08-14 Lam Research Corporation Defect control and stability of DC bias in RF plasma-based substrate processing systems using molecular reactive purge gas
CN105719965A (zh) * 2014-12-04 2016-06-29 北京北方微电子基地设备工艺研究中心有限责任公司 二氧化硅基片的刻蚀方法和刻蚀设备
JP6504827B2 (ja) * 2015-01-16 2019-04-24 東京エレクトロン株式会社 エッチング方法
US9691625B2 (en) * 2015-11-04 2017-06-27 Lam Research Corporation Methods and systems for plasma etching using bi-modal process gas composition responsive to plasma power level
JP6833657B2 (ja) 2017-11-07 2021-02-24 東京エレクトロン株式会社 基板をプラズマエッチングする方法
JP2019212776A (ja) * 2018-06-05 2019-12-12 東京エレクトロン株式会社 成膜用組成物および成膜装置
JP2019212777A (ja) * 2018-06-05 2019-12-12 東京エレクトロン株式会社 成膜用組成物および成膜装置
US10593518B1 (en) * 2019-02-08 2020-03-17 Applied Materials, Inc. Methods and apparatus for etching semiconductor structures
WO2021090516A1 (ja) * 2019-11-08 2021-05-14 東京エレクトロン株式会社 エッチング方法
US11456180B2 (en) 2019-11-08 2022-09-27 Tokyo Electron Limited Etching method
WO2024204321A1 (ja) * 2023-03-28 2024-10-03 東京エレクトロン株式会社 エッチング装置及びエッチング方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
KR900007687B1 (ko) * 1986-10-17 1990-10-18 가부시기가이샤 히다찌세이사꾸쇼 플라즈마처리방법 및 장치
JP2918892B2 (ja) * 1988-10-14 1999-07-12 株式会社日立製作所 プラズマエッチング処理方法
US5888414A (en) 1991-06-27 1999-03-30 Applied Materials, Inc. Plasma reactor and processes using RF inductive coupling and scavenger temperature control
DE69226253T2 (de) * 1992-01-24 1998-12-17 Applied Materials, Inc., Santa Clara, Calif. Plasmaätzverfahren und Reaktor zur Plasmabearbeitung
JP2625072B2 (ja) 1992-09-08 1997-06-25 アプライド マテリアルズ インコーポレイテッド 電磁rf結合を用いたプラズマ反応装置及びその方法
US5573597A (en) * 1995-06-07 1996-11-12 Sony Corporation Plasma processing system with reduced particle contamination
DE69725245T2 (de) * 1996-08-01 2004-08-12 Surface Technoloy Systems Plc Verfahren zur Ätzung von Substraten

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