JP2018026518A - Semiconductor memory device - Google Patents
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Abstract
Description
実施形態は、半導体記憶装置に関する。 Embodiments described herein relate generally to a semiconductor memory device.
近年、メモリセルを3次元的に集積させた積層型の半導体記憶装置が提案されている。このような積層型の半導体記憶装置においては、半導体基板上に電極膜と絶縁膜が交互に積層された積層体が設けられており、積層体を貫く半導体ピラーが設けられている。これにより、電極膜と半導体ピラーの交差部分毎にメモリセルトランジスタが形成される。一方、積層体の周辺には電極膜に電位を供給するか否かを切り替えるトランジスタが設けられている。積層体の端部は階段状に加工されており、各電極膜にコンタクトが接続され、このコンタクトが上層配線を介してトランジスタに接続されている。このような半導体記憶装置においては、電極膜の積層数が増加すると、上層配線の本数が増え、レイアウトの作成が困難になる。 In recent years, a stacked semiconductor memory device in which memory cells are three-dimensionally integrated has been proposed. In such a stacked semiconductor memory device, a stacked body in which electrode films and insulating films are alternately stacked on a semiconductor substrate is provided, and a semiconductor pillar that penetrates the stacked body is provided. Thereby, a memory cell transistor is formed at each intersection of the electrode film and the semiconductor pillar. On the other hand, a transistor for switching whether to supply a potential to the electrode film is provided around the stacked body. The ends of the stacked body are processed stepwise, and contacts are connected to the respective electrode films, and the contacts are connected to the transistors through upper layer wirings. In such a semiconductor memory device, when the number of stacked electrode films increases, the number of upper layer wirings increases, making it difficult to create a layout.
実施形態の目的は、配線のレイアウトが容易な半導体記憶装置を提供することである。 An object of the embodiment is to provide a semiconductor memory device with easy wiring layout.
実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上面に形成され、前記上面に平行な第1方向に沿って配列され、前記配列の最小周期が第1周期である複数のトランジスタと、前記半導体基板上に設けられた積層体と、第1コンタクトと、第2コンタクトと、前記第1コンタクトと前記第2コンタクトとの間に接続された第1配線と、を備える。前記積層体は、上下方向に沿って相互に離隔して積層された複数枚の電極膜と、前記トランジスタの直上域を除く領域において前記複数枚の電極膜を貫く半導体部材と、前記半導体部材と前記複数枚の電極膜の1枚との間に設けられた電荷蓄積部材と、を有する。前記積層体における前記トランジスタの直上域に配置された第1部分の形状は、前記電極膜毎にテラスが形成された階段状である。前記第1部分には、前記第1方向に沿って2つの第1領域及び前記2つの第1領域間に配置された第2領域が設定されている。各前記第1領域には、複数の前記テラスが配置されている。前記第2領域には、1つの前記テラスが配置されている。前記第2領域に配置された前記テラスの前記第1方向における長さは、前記第1周期よりも長い。前記第1領域に配置された前記テラスの前記第1方向における長さは、前記第1周期よりも短い。前記第1コンタクトの下端は前記複数枚の電極膜の1枚に前記テラスにおいて接続されている。前記第2コンタクトは、前記積層体を貫き、下端が前記トランジスタのソース・ドレインの一方に接続されている。 A semiconductor memory device according to an embodiment includes a semiconductor substrate and a plurality of transistors formed on an upper surface of the semiconductor substrate and arranged along a first direction parallel to the upper surface, wherein the minimum period of the arrangement is a first period And a stacked body provided on the semiconductor substrate, a first contact, a second contact, and a first wiring connected between the first contact and the second contact. The stacked body includes a plurality of electrode films stacked apart from each other along a vertical direction, a semiconductor member that penetrates the plurality of electrode films in a region excluding a region directly above the transistor, and the semiconductor member. A charge storage member provided between one of the plurality of electrode films. The shape of the 1st part arrange | positioned in the area | region right above the said transistor in the said laminated body is the step shape in which the terrace was formed for every said electrode film. In the first portion, two first regions and a second region disposed between the two first regions are set along the first direction. A plurality of the terraces are arranged in each of the first regions. One terrace is arranged in the second region. The length of the terrace arranged in the second region in the first direction is longer than the first period. The length of the terrace disposed in the first region in the first direction is shorter than the first period. The lower end of the first contact is connected to one of the plurality of electrode films on the terrace. The second contact passes through the stacked body and has a lower end connected to one of a source and a drain of the transistor.
(第1の実施形態)
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る半導体記憶装置を示す断面図である。
図2は、本実施形態に係る半導体記憶装置の配線部を示す平面図である。
図3は、本実施形態に係る半導体記憶装置の基板面を示す平面図である。
図4は、図1の領域Aを示す一部拡大断面図である。
本実施形態に係る半導体記憶装置は、例えば不揮発性半導体記憶装置であり、例えば、積層型のNANDフラッシュメモリである。
(First embodiment)
First, the first embodiment will be described.
FIG. 1 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
FIG. 2 is a plan view showing a wiring portion of the semiconductor memory device according to the present embodiment.
FIG. 3 is a plan view showing a substrate surface of the semiconductor memory device according to the present embodiment.
4 is a partially enlarged cross-sectional view showing a region A in FIG.
The semiconductor memory device according to the present embodiment is, for example, a nonvolatile semiconductor memory device, for example, a stacked NAND flash memory.
図1〜図3に示すように、本実施形態に係る半導体記憶装置1においては、半導体基板10が設けられている。以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。半導体基板10の上面10aに対して平行で、且つ、相互に直交する2方向を「X方向」及び「Y方向」とし、半導体基板10の上面に対して垂直な方向を「Z方向」とする。また、Z方向のうち、半導体基板10から後述する積層体30に向かう方向を「上」といい、その反対方向を「下」というが、この表記は便宜上のものであり、重力の方向とは無関係である。
As shown in FIGS. 1 to 3, in the
半導体基板10は、例えば、シリコンの単結晶により形成されている。半導体基板10の上層部分の一部には、例えばp形のウェル21が形成されている。ウェル21の上層部分の一部には、STI(Shallow Trench Isolation)26が格子状に設けられており、ウェル21の上層部分を複数のボディ領域21aに区画している。ボディ領域21aは、X方向及びY方向に沿ってマトリクス状に配列されている。各ボディ領域21aの上面、すなわち、半導体基板10の上面10aのうちSTI26によって囲まれた領域には、電界効果型のトランジスタ20が設けられている。各ボディ領域21aのY方向両端部の上部には、n形の拡散領域22及び23が相互に離隔して形成されている。拡散領域22及び23はトランジスタ20のソース・ドレイン領域である。また、ウェル21上にはゲート絶縁膜24が設けられており、ゲート絶縁膜24上にはゲート電極25が設けられている。
The
X方向におけるトランジスタ20の配列周期は略一定である。より詳細には、半導体基板10の上面10aにおける所定の領域内に複数個のトランジスタ20が設けられており、この領域内においては、X方向におけるトランジスタ20の配列周期は一定である。本明細書では、この配列周期を「最小配列周期」という。本実施形態においては、この領域は1つのみ示されているが、後述する第9の実施形態のように、複数設けられている場合もある。この場合、隣り合う領域間の距離は、最小配列周期によって決定されるトランジスタ20間の間隔よりも大きい。
The arrangement period of the
半導体基板10上であってトランジスタ20上には、下から上に向かって、コンタクト27、下層配線28及びソース線29が設けられている。なお、下層配線28は複数層設けられており、ヴィアコンタクトを介して相互に接続されていてもよい。コンタクト27の下端は拡散領域22に接続されており、上端は下層配線28に接続されている。ソース線29は下層配線28上に設けられており、その形状はXY平面に沿って拡がる板状である。
On the
ソース線29上には、積層体30が設けられている。積層体30においては、絶縁膜31及び電極膜32がZ方向に沿って交互に積層されている。絶縁膜31は例えばシリコン酸化物(SiO)等の絶縁性材料により形成されており、電極膜32は、例えばタングステン(W)又は不純物が導入されたポリシリコン(Si)等の導電性材料により形成されている。トランジスタ20は、電極膜32を駆動するためのトランジスタである。半導体記憶装置1には、トランジスタ20の他に、例えば、周辺回路(図示せず)を構成するトランジスタが設けられていてもよい。
A
図2に示すように、電極膜32はY方向に沿って配列された複数の帯状部分に分割されている。各帯状部分はX方向に延びている。本実施形態においては、最下層の電極膜32の帯状部分はソース側選択ゲートSGSとして機能し、最上層の電極膜32の帯状部分はドレイン側選択ゲートSGDとして機能し、それ以外の電極膜32の帯状部分はワード線WLとして機能する。なお、最下層から複数層の電極膜32の帯状部分がソース側選択ゲートSGSとして機能してもよく、最上層から複数層の電極膜32の帯状部分がドレイン側選択ゲートSGDとして機能してもよい。Y方向におけるドレイン側選択ゲートSGDの配列周期は、ソース側選択ゲートSGS及びワード線WLの配列周期の半分である。すなわち、1本のワード線WLの直上域には、2本のドレイン側選択ゲートSGDが配置されている。なお、1本のワード線WLの直下域に、1本又は3本以上のドレイン側選択ゲートSGDが配置されていてもよい。
As shown in FIG. 2, the
積層体30のX方向の端部30aの形状は、電極膜32毎にテラスが形成された階段状である。テラスは、電極膜32のX方向の端部の上面である。テラスの直上域には、それより上層の電極膜32は配置されていない。端部30aは、トランジスタ20の直上域に配置されている。一方、積層体30におけるX方向の中央部30bは、トランジスタ20の直上域には配置されていない。
The shape of the
端部30aの上面は、積層体30におけるX方向中央部30bから端部30aに向かう方向に沿って、途中で上ることなく段階的に下っている。但し、その下り方は周期的ではない。具体的には、端部30aにおいて、X方向に沿って領域R1及び領域R2が交互に配置されている。領域R1においては、幅が狭い複数のテラス33aがX方向に沿って配列されている。一方、領域R2においては、幅が広い1つのテラス33bが配置されている。X方向におけるテラス33bの長さL2は、テラス33aの長さL1よりも長い。また、X方向において、テラス33aの長さL1はトランジスタ20の最小配列周期Pよりも短く、テラス33bの長さL2はトランジスタ20の最小配列周期Pよりも長い。すなわち、L1<P<L2である。
The upper surface of the
半導体基板10上には、積層体30を覆うように、層間絶縁膜40が設けられている。層間絶縁膜40内には、複数本のコンタクト41及び複数本のコンタクト42が設けられている。各コンタクト41の上端と各コンタクト42の上端との間には、上層ワード線43が接続されている。上層ワード線43は、層間絶縁膜40内における積層体30よりも上方に配置されている。
On the
コンタクト41はZ方向に延び、コンタクト41の下端はテラス33a又はテラス33bにおいて、電極膜32に接続されている。従って、電極膜32のうち、テラス33aが領域R1内にある電極膜32は、領域R1内にあるコンタクト41に接続されている。一方、テラス33bが領域R2内にある電極膜32は、領域R2内にあるコンタクト41に接続されている。このため、コンタクト41は、領域R1及び領域R2の双方に配置されている。
The
コンタクト42は領域R2内に配置されている。コンタクト42はZ方向に延び、積層体30の端部30a及びソース線29を貫通している。コンタクト42の下端は下層配線28に接続されている。コンタクト42の周囲には絶縁膜44が設けられている。コンタクト42は絶縁膜44によって電極膜32及びソース線29から絶縁されている。
The
このようにして、各電極膜32は、コンタクト41、上層ワード線43、コンタクト42、下層配線28及びコンタクト27を介して、トランジスタ20の拡散領域22に接続されている。また、テラス33aが領域R1内にある電極膜32は、領域R1内のコンタクト41及び領域R2内のコンタクト42を介して拡散領域22に接続されている。テラス33bが領域R2内にある電極膜32は、領域R2内のコンタクト41及び領域R2内のコンタクト42を介して拡散領域22に接続されている。
In this way, each
一方、積層体30の中央部30b内には、Z方向に延びるシリコンピラー50が設けられている。シリコンピラー50は、例えばポリシリコンからなり、その形状は下端が閉塞した円筒形である。シリコンピラー50の下端はソース線29に接続されている。シリコンピラー50の上端は、ヴィアコンタクト46を介してビット線47に接続されている。ビット線47は積層体30の中央部30b上に配置され、Y方向に延びている。
On the other hand, a
図4に示すように、シリコンピラー50内には、例えばシリコン酸化物からなるコア部材51が設けられている。なお、コア部材51は設けられていなくてもよい。シリコンピラー50の側面上には、トンネル絶縁膜52が設けられている。トンネル絶縁膜52は、通常は絶縁性であるが、半導体記憶装置1の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜52は、例えば、単層のシリコン層、又は、シリコン酸化層、シリコン窒化層及びシリコン酸化層がこの順に積層されたONO膜により構成されている。
As shown in FIG. 4, a
トンネル絶縁膜52の表面上には、電荷蓄積膜53が設けられている。電荷蓄積膜53は電荷を蓄積する能力がある膜であり、例えば、電子のトラップサイトを持つ材料によって形成されており、例えば、シリコン窒化物(SiN)により形成されている。
A
電荷蓄積膜53の表面上には、ブロック絶縁膜54が設けられている。ブロック絶縁膜54は、半導体記憶装置1の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜である。ブロック絶縁膜54は、例えば、電荷蓄積膜53側からシリコン酸化層及びアルミニウム酸化層が積層された二層膜である。
A
トンネル絶縁膜52、電荷蓄積膜53及びブロック絶縁膜54により、データを記憶可能なメモリ膜55が構成されている。従って、メモリ膜55は、シリコンピラー50と電極膜32との間に配置されている。
The
これにより、シリコンピラー50とワード線WLとの交差部分毎に、メモリ膜55を介して、MONOS(Metal-Oxide-Nitride-Oxide-Silicon)構造のメモリセルトランジスタMCが構成される。シリコンピラー50は、X方向及びY方向に沿ってマトリクス状に配列されており、ワード線WLはZ方向に沿って配列されているため、メモリセルトランジスタMCは、三次元マトリクス状に配列される。これにより、ビット線47とソース線29との間に、複数のメモリセルトランジスタMCが直列に接続されたNANDストリングが形成されている。そして、各トランジスタ20のオン/オフを切り替えることにより、ワード線WL等に選択的に電位を印加して、任意のメモリセルトランジスタMCを選択することができる。
Thus, a memory cell transistor MC having a MONOS (Metal-Oxide-Nitride-Oxide-Silicon) structure is formed via the
次に、本実施形態の効果について説明する。
本実施形態に係る半導体記憶装置1においては、ワード線WL等を選択するトランジスタ20を、半導体基板10と積層体30との間に配置している。これにより、トランジスタ20を積層体30の周囲に配置する場合と比較して、チップ面積を低減することができる。この結果、半導体記憶装置1の集積度を高め、コストを低減することができる。
Next, the effect of this embodiment will be described.
In the
また、本実施形態においては、積層体30のX方向端部30aにおいて、トランジスタ20の最小配列周期Pよりも狭いテラス33aが形成された領域R1と、最小配列周期Pよりも広いテラス33bが形成された領域R2とが、交互に配列されている。これにより、トランジスタ20の最小配列周期Pと、テラス33a及び33bの平均的な配列周期が略一致して、各電極膜32と各トランジスタ20との接続が容易になる。そして、領域R1に配置されたコンタクト41を、上層ワード線43によって領域R2まで引き出し、領域R2に配置され積層体30を貫通するコンタクト42を介して、拡散領域22に接続している。これにより、領域R2を有効に活用してコンタクト42の配置密度を低くすることができる。この結果、コンタクト41、コンタクト42及び上層ワード線43のレイアウトが容易になる。
In the present embodiment, the region R1 in which the
なお、複数のトランジスタ20を配置するために必要な領域のX方向の長さは、端部30aのX方向の長さよりも長いため、領域R2を設けても、半導体記憶装置1が大型化することはない。
Since the length in the X direction of the region necessary for arranging the plurality of
更に、積層体30の端部30aを階段状に加工する際には、半導体基板10上の全面に積層体30を形成し、その上にレジスト膜を形成し、その後、このレジスト膜をマスクとしたエッチングとこのレジスト膜のスリミングを交互に行うことにより、電極膜32を1層ずつ部分的に除去して、テラスを形成する。この場合、レジスト膜の1回のスリミング量が大きいほど、テラスの幅は広くなるが、レジスト膜の初期高さを高くする必要が生じ、加工が困難になる。
Further, when processing the
そこで、本実施形態においては、レジスト膜の形成、スリミング及びエッチングの複数回の繰り返し、並びに、レジスト膜の除去を含む単位プロセスを、複数回実施する。これにより、1回の単位プロセス又は連続して実施される複数回の単位プロセスにより、1つの領域R1において複数のテラス33aが形成される。そして、ある領域R1を形成するための1回又は複数回の単位プロセスにおける最終加工端と、次の領域R1を形成するための1回又は複数回の単位プロセスにおける最初の加工端との間が、領域R2となる。このようにすると、均一な広さのテラスを形成する場合と比較して、1回のスリミング量を抑えることができ、レジスト膜の初期高さを低くすることができる。この結果、半導体記憶装置1の製造が容易になる。
Therefore, in the present embodiment, a unit process including a resist film formation, a slimming process and an etching process is repeated a plurality of times, and a resist film is removed a plurality of times. Thereby, a plurality of
(第2の実施形態)
次に、第2の実施形態について説明する。
図5は、本実施形態に係る半導体記憶装置を示す平面図である。
図6は、図5に示すB−B’線による断面図である。
図7は、図5に示すC−C’線による断面図である。
図8は、図6の領域Dを示す一部拡大断面図である。
(Second Embodiment)
Next, a second embodiment will be described.
FIG. 5 is a plan view showing the semiconductor memory device according to the present embodiment.
FIG. 6 is a cross-sectional view taken along the line BB ′ shown in FIG.
FIG. 7 is a cross-sectional view taken along the line CC ′ shown in FIG.
FIG. 8 is a partially enlarged cross-sectional view showing a region D of FIG.
図5〜図7に示すように、本実施形態に係る半導体記憶装置2は、前述の第1の実施形態に係る半導体記憶装置1(図1〜図4参照)と比較して、トランジスタ20の替わりにトランジスタ20aが設けられている。トランジスタ20aにおいては、2つの拡散領域22の間に、1つの拡散領域23が設けられている。拡散領域23には、トランジスタ20にソース電位を供給するためのコンタクト(図示せず)が接続されている。また、ゲート電極25は2本設けられており、ウェル21における拡散領域22と拡散領域23との間の領域の直上域に配置されている。これにより、1つのトランジスタ20a内に、独立して駆動する2つのトランジスタ素子が含まれる。
As shown in FIGS. 5 to 7, the
また、半導体記憶装置2においては、端部30aの階段がX方向だけでなく、Y方向に沿っても形成されている。従って、Z方向から見て、テラス33a及び33bは碁盤目状に配列されている。これにより、端部30aのX方向における長さを短くすることができる。なお、前述の第1の実施形態と同様に、端部30aの上面は、Y方向における任意の位置において、積層体30における中央部30bから端部30aに向かうX方向、すなわち、シリコンピラー50から遠ざかる方向に沿って、途中で上ることなく段階的に下っている。
Further, in the
更に、半導体記憶装置2においては、Y方向に配列された複数本のワード線WLが、中央部30bのX方向の両側において交互に引き出されている。すなわち、Y方向に沿って配列された複数本のワード線WLを、交互にワード線WL_A及びワード線WL_Bと命名したとき、図5〜図7に示す端部30aにおいては、ワード線WL_Aのみにコンタクト41が接続されている。一方、ワード線WL_Bは、積層体30におけるX方向の反対側の端部30a(図示せず)において、コンタクト41に接続されている。このように、積層体30のX方向両側においてワード線WLを交互に引き出すことにより、コンタクト41及び上層ワード線43のレイアウトに余裕を持たせることができる。
Further, in the
上述の如く、図5〜図7に示す端部30aにおいては、ワード線WL_Aのみにコンタクト41が接続されている。従って、コンタクト41はワード線WL_Aの直上域のみに配置されている。一方、コンタクト42はワード線WL_Bを貫いている。このため、上層ワード線43はワード線WL_Aの直上域からワード線WL_Bの直上域にわたって延びている。すなわち、上層ワード線43には、Y方向に延びる部分が存在する。このように、半導体記憶装置2においては、ワード線WL_Aの直上域に配置されたコンタクト41が、上層ワード線43によってワード線WL_Bの直上域まで引き出されて、コンタクト42を介してトランジスタ20aの拡散領域22に接続されている。これにより、コンタクト41及びコンタクト42をY方向において分散して配置できるため、コンタクト41、コンタクト42及び上層ワード線43のレイアウトの制約が緩和される。
As described above, at the
また、本実施形態においても、前述の第1の実施形態と同様に、領域R1に配置されたコンタクト41の一部は、領域R2に配置されたコンタクト42に接続されている。これにより、X方向におけるコンタクト42の配置の制約が緩和される。これによっても、コンタクト41、コンタクト42及び上層ワード線43のレイアウトが容易になる。なお、X方向反対側の端部30a(図示せず)においても、コンタクト41、コンタクト42及び上層ワード線43は、同様に配置されている。
Also in this embodiment, a part of the
更に、各トランジスタ20aの拡散領域23上には、コンタクト48が設けられている。コンタクト48の下端は拡散領域23に接続されている。コンタクト48はZ方向に延び、ソース線29及び積層体30の端部30aを貫いている。但し、コンタクト48はソース線29及び電極膜32から絶縁されている。コンタクト48上には、上層ソース線49が設けられている。コンタクト48の上端は上層ソース線49に接続されている。上層ソース線49は、例えばY方向に延びている。なお、図5及び図6においては、図を見やすくするために、1本の上層ソース線49のみを示している。
Further, a
図8に示すように、本実施形態に係る半導体記憶装置2においては、浮遊電極型のメモリセルトランジスタMCが形成されている。すなわち、コア部材51、シリコンピラー50及びトンネル絶縁膜52からなる柱状体と電極膜32との間には、例えばポリシリコン等の導電性材料からなる浮遊ゲート電極56が設けられている。浮遊ゲート電極56の形状はトンネル絶縁膜52を囲む円環状である。浮遊ゲート電極56は電荷蓄積部材として機能する。浮遊ゲート電極56と電極膜32との間には、ブロック絶縁膜54が設けられている。ブロック絶縁膜54においては、例えば、浮遊ゲート電極56の上面、下面及び電極膜32側の側面を覆うアルミニウム酸化層54aと、電極膜32の上面、下面及び浮遊ゲート電極56側の側面を覆うアルミニウム酸化層54cと、アルミニウム酸化層54aとアルミニウム酸化層54cとの間に配置されたシリコン酸化層54bと、が設けられている。
As shown in FIG. 8, in the
次に、本実施形態の効果について説明する。
本実施形態においては、コンタクト41がワード線WL_Aの直上域に配置され、コンタクト42がワード線WL_Bの配置領域に配置され、コンタクト41の上端とコンタクト42の上端が上層ワード線43によって接続されている。これにより、本来デッドスペースであるワード線WL_Bの配置領域を有効に活用して、ワード線WL_Aを拡散領域22に接続することができる。この結果、コンタクト41とコンタクト42との間隔を確保し、レイアウトの作成を容易にすることができる。本実施形態における上記以外の構成及び効果は、前述の第1の実施形態と同様である。
Next, the effect of this embodiment will be described.
In the present embodiment, the
(第3の実施形態)
次に、第3の実施形態について説明する。
図9は、本実施形態に係る半導体記憶装置を示す平面図である。
図10は、図9に示すE−E’線による断面図である。
図11は、図9に示すF−F’線による断面図である。
(Third embodiment)
Next, a third embodiment will be described.
FIG. 9 is a plan view showing the semiconductor memory device according to the present embodiment.
10 is a cross-sectional view taken along the line EE ′ shown in FIG.
11 is a cross-sectional view taken along line FF ′ shown in FIG.
図9〜図11に示すように、本実施形態に係る半導体記憶装置3においては、ソース線29(図1参照)が設けられておらず、シリコンピラー50の下端は半導体基板10に接続されている。また、積層体30の端部30aにおいて、Y方向において隣り合うソース側選択ゲートSGS間及びワード線WL間に、X方向に延びるスリット60が形成されている。スリット60内には電極膜32が配置されておらず、層間絶縁膜40が埋め込まれている。そして、トランジスタ20aはスリット60の直下域のみに形成されており、コンタクト42はスリット60内に配置されている。一方、コンタクト41は電極膜32の直上域に配置されている。このように、コンタクト41とコンタクト42は、Y方向において離隔している。従って、全ての上層ワード線43には、Y方向に延びる部分が存在し、一部の上層ワード線43には、X方向に延びる部分も存在する。また、本実施形態においても、積層体30の端部30aにおいて、X方向に沿って階段が形成されている。
As shown in FIGS. 9 to 11, in the
本実施形態に係る半導体記憶装置3においては、ソース線29が設けられておらず、半導体基板10がソース線として機能する。これにより、半導体記憶装置4の製造工程数や加工時間を抑制でき、製造が容易になる。また、積層体30の端部30aにスリット60を設け、トランジスタ20aをスリット60の直下域に配置することにより、ゲート電極25、コンタクト27及び下層配線28等のトランジスタ20aの上部構造体及び付属構造体と、下層側の電極膜32とが干渉することを回避できる。また、コンタクト41が配置される領域とコンタクト42が配置される領域とが分離されるため、コンタクト41及び42の配置、並びに、上層ワード線43の引き回しが容易になる。本実施形態における上記以外の構成及び効果は、前述の第2の実施形態と同様である。
In the
(第4の実施形態)
次に、第4の実施形態について説明する。
図12は、本実施形態に係る半導体記憶装置を示す平面図である。
図12に示すように、本実施形態に係る半導体記憶装置4においては、Y方向に沿って配列された複数本のワード線WLが、1つのトランジスタ20の拡散領域22に接続されている。例えば、Y方向において隣り合う2本のワード線WLに接続された2本のコンタクト41と、1つのトランジスタ20の拡散領域22に接続された1本のコンタクト42が、1本の上層ワード線43に接続されている。
本実施形態によれば、トランジスタ20の個数を減らすことができる。本実施形態における上記以外の構成及び効果は、前述の第1の実施形態と同様である。
(Fourth embodiment)
Next, a fourth embodiment will be described.
FIG. 12 is a plan view showing the semiconductor memory device according to the present embodiment.
As shown in FIG. 12, in the semiconductor memory device 4 according to this embodiment, a plurality of word lines WL arranged along the Y direction are connected to the
According to this embodiment, the number of
(第5の実施形態)
次に、第5の実施形態について説明する。
図13は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図14は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図15は、本実施形態に係る半導体記憶装置を示す断面図である。
(Fifth embodiment)
Next, a fifth embodiment will be described.
FIG. 13 is a plan view showing a stacked body of the semiconductor memory device according to this embodiment.
FIG. 14 is a plan view showing a semiconductor substrate of the semiconductor memory device according to the present embodiment.
FIG. 15 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
図13〜図15に示すように、本実施形態に係る半導体記憶装置5においては、一つのメモリブロックのトランジスタ20がX方向だけでなく、Y方向に沿っても複数行配列されている。また、1つのトランジスタ20の拡散領域22が、複数本、例えば4本の電極膜32に接続されている。コンタクト42は、領域R2に配置されており、X方向に沿って一列に配列されている。本実施形態においても、X方向におけるテラス33aの長さL1はトランジスタ20の最小配列周期Pよりも短く、テラス33bの長さL2はトランジスタ20の最小配列周期Pよりも長い。すなわち、L1<P<L2が成立する。
As shown in FIGS. 13 to 15, in the
以下、半導体記憶装置5の構成を詳細に説明する。
半導体記憶装置5においては、Z方向に沿って配列された13層の電極膜32が設けられている。これらの電極膜32を、下層側から順に、電極膜32c〜32oとする。このうち、最下層の電極膜32cはソース側選択ゲートSGSである。1つのメモリブロックにおいて、電極膜32cは、Y方向に沿って4枚配列されており、同じトランジスタ20に接続されている。最下層から2番目の電極膜32dから最上層から2番目の電極膜32nはワード線WLである。1つのメモリブロックにおいて、電極膜32d〜32nは、それぞれ、Y方向に沿って4枚配列されており、それぞれ、同じトランジスタ20に接続されている。
Hereinafter, the configuration of the
In the
最上層の電極膜32oはドレイン側選択ゲートSGDである。1つのメモリブロックにおいて、電極膜32oは、Y方向に沿って8枚配列されており、相互に異なるトランジスタ20に接続されている。なお、1つのメモリブロックに属する8枚の電極膜32oを、電極膜32o1〜32o8ともいう。Y方向におけるドレイン側選択ゲートSGDの配列周期は、ワード線WLの配列周期の半分である。従って、ある1本のワード線WLの直上域には、2本のドレイン側選択ゲートSGDが配置されている。
The uppermost electrode film 32o is a drain side select gate SGD. In one memory block, eight electrode films 32o are arranged along the Y direction, and are connected to
半導体記憶装置5においては、20個のトランジスタ20が設けられている。これらのトランジスタ20を、トランジスタ20c〜20vとする。また、トランジスタ20cの拡散領域22を拡散領域22cとする。更に、コンタクト27、下層配線28、コンタクト42、上層ワード線43、コンタクト41のうち、トランジスタ20cに接続されたものを、それぞれ、コンタクト27c、下層配線28c、コンタクト42c、上層ワード線43c、コンタクト41cとする。トランジスタ20d〜20vについても同様である。
In the
トランジスタ20cの拡散領域22cは、コンタクト27c、下層配線28c、コンタクト42cによって略直上に引き出され、上層ワード線43cによってY方向に引き出され、U字状に半周回し、4本のコンタクト41cを介して4枚の電極膜32c(ソース側選択ゲートSGS)に接続されている。
The
トランジスタ20dはトランジスタ20cから見てY方向側に配置されている。トランジスタ20dの拡散領域22dは、下層配線28dによって拡散領域22cの直上域まで引き出され、コンタクト42dによって直上に引き出され、上層ワード線43dによって上層ワード線43cの外側を半周回し、4本のコンタクト41dを介して4枚の電極膜32d(ワード線WL)に接続されている。
The
トランジスタ20eはトランジスタ20dから見てX方向側に配置されている。トランジスタ20eの拡散領域22eは、下層配線28eによって拡散領域22fの直上域まで引き出され、コンタクト42eによって直上に引き出され、上層ワード線43eによって上層ワード線43dとは逆方向に半周回し、4本のコンタクト41eを介して4枚の電極膜32e(ワード線WL)に接続されている。
The
トランジスタ20fはトランジスタ20eから見てY方向側に配置されている。トランジスタ20fの拡散領域22fは、コンタクト27f、下層配線28f、コンタクト42fによって略直上に引き出され、上層ワード線43fによって上層ワード線43eの内側を半周回し、4本のコンタクト41fを介して4枚の電極膜32f(ワード線WL)に接続されている。
The
このように、トランジスタ20c〜20fは、それぞれ4枚の電極膜32c〜32fに接続されている。また、トランジスタ20c〜20fの拡散領域23は、それぞれ、下層配線39に接続されている。下層配線39は、概ねY方向に延びている。下層配線39のZ方向における位置は、下層配線28のZ方向における位置と同じである。下層配線39は、その幹線部を上層配線としてもよく、その場合は追加のコンタクトを介して下層配線39を幹線部となる上層配線に接続する。
Thus, the
トランジスタ20c〜20fから電極膜32c〜32fに至る電流経路と同様な半周回する配線パターンにより、トランジスタ20g〜20jは、それぞれ4枚の電極膜32g〜32jに接続されている。また、同様な半周回する配線パターンにより、トランジスタ20k〜20nは、それぞれ4枚の電極膜32k〜32nに接続されている。
The
トランジスタ20oの拡散領域22oは、コンタクト27o、下層配線28o、コンタクト42oによって略直上に引き出され、上層ワード線43oによってY方向に引き出された後、X方向に引き出され、1本のコンタクト41oを介して1枚の電極膜32o2(ドレイン側選択ゲートSGD)に接続されている。Z方向から見て、上層ワード線43oの形状はL字状である。 The diffusion region 22o of the transistor 20o is drawn almost immediately above by the contact 27o, the lower layer wiring 28o, and the contact 42o, drawn in the Y direction by the upper word line 43o, and then drawn in the X direction via one contact 41o. Are connected to one electrode film 32o2 (drain-side selection gate SGD). When viewed from the Z direction, the shape of the upper word line 43o is L-shaped.
トランジスタ20pの拡散領域22pは、下層配線28pによって拡散領域22oの直上域まで引き出され、コンタクト42pによって直上に引き出され、上層ワード線43pによって上層ワード線43oの外側をL字状に引き回され、1本のコンタクト41pを介して1枚の電極膜32o1(ドレイン側選択ゲートSGD)に接続されている。
The
トランジスタ20o及び20pから電極膜32o2及び32o1に至る電流経路と同様なL字状の配線パターンにより、トランジスタ20qの拡散領域22qは電極膜32o4に接続され、トランジスタ20rの拡散領域22rは電極膜32o3に接続される。
The diffusion region 22q of the
同様なL字状の配線パターンにより、トランジスタ20sの拡散領域22sは電極膜32o7に接続され、トランジスタ20tの拡散領域22tは電極膜32o8に接続される。また、トランジスタ20uの拡散領域22uは電極膜32o5に接続され、トランジスタ20vの拡散領域22vは電極膜32o6に接続される。
By a similar L-shaped wiring pattern, the
次に、本実施形態の効果について説明する。
本実施形態においては、トランジスタ20がX方向だけでなくY方向にも配列しているため、トランジスタ20の配置領域、及び積層体30の端部30aのX方向における長さを短縮することができる。
本実施形態における上記以外の構成及び効果は、前述の第1の実施形態と同様である。
Next, the effect of this embodiment will be described.
In the present embodiment, since the
Configurations and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
(第6の実施形態)
次に、第6の実施形態について説明する。
図16は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図17は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図18は、本実施形態に係る半導体記憶装置を示す断面図である。
(Sixth embodiment)
Next, a sixth embodiment will be described.
FIG. 16 is a plan view showing a stacked body of the semiconductor memory device according to this embodiment.
FIG. 17 is a plan view showing a semiconductor substrate of the semiconductor memory device according to the present embodiment.
FIG. 18 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
図16〜図18に示すように、本実施形態に係る半導体記憶装置6においては、端部30aの階段がX方向だけでなくY方向に沿っても形成されている。X方向に沿った階段は、Z方向に沿って配列された全ての電極膜32にわたって形成されており、2枚の電極膜32毎に1つのステップが形成されている。Y方向に沿った階段は、1枚の電極膜32のみに対応して形成されており、この1枚の電極膜32に対して1つのステップが形成されている。すなわち、積層体30において、Z方向に沿って配列された電極膜32の枚数をnとするとき、X方向に沿っては、2枚の電極膜32毎に(n/2)段のステップが形成されており、Y方向に沿っては、1枚の電極膜32に対応した1段のステップのみが形成されている。これにより、n枚の電極膜32の全てについて、テラスを形成することができる。端部30a全体で見ると、Y方向において隣にあるテラスよりも1段高いテラスが配置された領域Hの形状は、Z方向から見て櫛状である。
As shown in FIGS. 16 to 18, in the
また、半導体記憶装置6においては、Y方向に沿って配列された複数本のワード線WLが、積層体30のX方向両側において2本毎に交互に引き出されている。すなわち、Y方向に沿って配列された複数本のワード線WLを、ワード線WL_A、ワード線WL_A、ワード線WL_B、ワード線WL_B、ワード線WL_A、ワード線WL_A・・・とするとき、図16〜図18に示す端部30aにおいては、ワード線WL_Aのみにコンタクト41が接続されている。一方、ワード線WL_Bには、反対側の端部30a(図示せず)において、コンタクト41が接続されている。
In the
更に、半導体記憶装置6においては、前述の第5の実施形態に係る半導体記憶装置5(図13〜図15参照)と同様に、トランジスタ20がX方向だけでなく、Y方向に沿っても配列されている。また、1つのトランジスタ20の拡散領域22が、例えば2本の電極膜32に接続されている。
Further, in the
そして、図16〜図18に示す端部30aにおいて、コンタクト41は、ワード線WL_Aの直上域に配置されている。一方、コンタクト42は、ワード線WL_Bを貫く位置に配置されている。このため、上層ワード線43は、ワード線WL_Aの直上域からワード線WL_Bの直上域まで延びている。従って、上層ワード線43には、Y方向に延びる部分が存在する。コンタクト42は、X方向に沿って一列に配列されている。
16 to 18, the
ソース側選択ゲートSGSについても、ワード線WLと同様に、積層体30のX方向両側に2本ずつ交互に引き出されている。ドレイン側選択ゲートSGDは、積層体30のX方向両側に4本ずつ交互に引き出されている。
Similarly to the word line WL, two source-side selection gates SGS are alternately drawn out on both sides of the stacked
次に、本実施形態の効果について説明する。
本実施形態においては、積層体30の端部30aにおいて、X方向に沿った主階段に加えて、Y方向に沿った副階段を形成している。これにより、端部30aのX方向における長さを短くすることができる。
Next, the effect of this embodiment will be described.
In the present embodiment, in the
また、本実施形態においては、電極膜32を積層体30のX方向両側において交互に引き出している。これにより、電極膜32をX方向片側のみに引き出す場合と比較して、片方の端部30aの直下域に形成するトランジスタ20の個数を半分にすることができる。この結果、上層ワード線43等のレイアウトの作成が容易になる。
In the present embodiment, the
更に、本実施形態においては、コンタクト41がワード線WL_Aの直上域に配置され、コンタクト42がワード線WL_Bの配置領域に配置されている。これにより、本来デッドスペースであるワード線WL_Bの配置領域を有効に活用して、配線を引き回すことができる。
本実施形態における上記以外の構成及び効果は、前述の第1の実施形態と同様である。
Furthermore, in the present embodiment, the
Configurations and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
(第7の実施形態)
次に、第7の実施形態について説明する。
図19は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図20は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図21は、本実施形態に係る半導体記憶装置を示す断面図である。
(Seventh embodiment)
Next, a seventh embodiment will be described.
FIG. 19 is a plan view showing a stacked body of the semiconductor memory device according to this embodiment.
FIG. 20 is a plan view showing a semiconductor substrate of the semiconductor memory device according to the present embodiment.
FIG. 21 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
図19〜図21に示すように、本実施形態に係る半導体記憶装置7は、前述の第6の実施形態に係る半導体記憶装置6(図16〜図18参照)と比較して、領域Hの形状が島状である点が異なっている。上述の如く、領域Hは、Y方向において隣にあるテラスよりも1段高いテラスが配置された領域である。 As shown in FIGS. 19 to 21, the semiconductor memory device 7 according to the present embodiment has a region H compared with the semiconductor memory device 6 (see FIGS. 16 to 18) according to the sixth embodiment described above. The difference is that the shape is island-shaped. As described above, the region H is a region where a terrace that is one step higher than the adjacent terrace in the Y direction is arranged.
これにより、本実施形態においては、第6の実施形態と比較して、Y方向において隣り合うトランジスタ20間で、接続される電極膜32が逆になっている。また、積層体30の中央部30bから端部30aに向かう方向において、領域Hの中央部30b側の端縁は、1段上るステップUSとなる。但し、ステップUSは加工上の都合により発生する形状であって、ステップUSを端面とする電極膜32は、実際に機能する電極膜からは孤立し絶縁されていて、電気的に機能するものではない。実際に機能する電極膜に関しては、他の実施形態と同様に、中間部30bから端部30aに向かう方向において、途中で上ることなく段階的に下っている。Y方向に沿って配列されたテラスは、X方向に沿って配列されたテラスと同様に、複数段形成されてもよい。
本実施形態においては、Y方向に沿って配列されたワード線WLとドレイン側選択ゲートSGDとを同一の工程で形成することができ、工程数を削減することができる。
本実施形態における上記以外の構成及び効果は、前述の第6の実施形態と同様である。
Thereby, in this embodiment, compared with the sixth embodiment, the
In the present embodiment, the word lines WL and the drain-side selection gate SGD arranged along the Y direction can be formed in the same process, and the number of processes can be reduced.
Configurations and effects other than those described above in the present embodiment are the same as those in the sixth embodiment described above.
(第8の実施形態)
次に、第8の実施形態について説明する。
図22は、本実施形態に係る半導体記憶装置の積層体を示す平面図である。
図23は、本実施形態に係る半導体記憶装置の半導体基板を示す平面図である。
図24は、本実施形態に係る半導体記憶装置を示す断面図である。
(Eighth embodiment)
Next, an eighth embodiment will be described.
FIG. 22 is a plan view showing a stacked body of the semiconductor memory device according to the present embodiment.
FIG. 23 is a plan view showing a semiconductor substrate of the semiconductor memory device according to the present embodiment.
FIG. 24 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
図22〜図24に示すように、本実施形態に係る半導体記憶装置8は、前述の第7の実施形態に係る半導体記憶装置6(図19〜図21参照)と比較して、コンタクト41及び42の配列が異なっている。
As shown in FIGS. 22 to 24, the
半導体記憶装置8においては、ソース側選択ゲートSGS及びワード線WLのそれぞれについて、Y方向に沿って配列された2つのテラスに接続された2本のコンタクト41と、これらのコンタクト41に上層ワード線43を介して接続された2本のコンタクト42が、Y方向に沿って一列に配列されている。すなわち、X方向において、2本のコンタクト41の位置及び2本のコンタクト42の位置は、相互に等しい。ドレイン側選択ゲートSGDについては、Y方向に沿って配列された2つのテラスに接続された4本のコンタクト41がY方向に沿って一列に配列されており、この4本のコンタクト41に接続された4本のコンタクト42もY方向に沿って一列に配列されている。すなわち、X方向における4本のコンタクト41の位置は相互に等しく、4本のコンタクト42の位置も相互に等しい。但し、X方向において、コンタクト41の位置とコンタクト42の位置は、相互に異なっている。
本実施形態における上記以外の構成及び効果は、前述の第7の実施形態と同様である。
In the
Configurations and effects other than those described above in the present embodiment are the same as those in the seventh embodiment described above.
(第9の実施形態)
次に、第9の実施形態について説明する。
図25は、本実施形態に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。
図26は、本実施形態に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。
図27は、本実施形態に係る半導体記憶装置を示す断面図である。
(Ninth embodiment)
Next, a ninth embodiment will be described.
FIG. 25 is a plan view showing a chip on which a transistor is formed in the semiconductor memory device according to the present embodiment.
FIG. 26 is a plan view showing a chip on which a stacked body is formed in the semiconductor memory device according to the present embodiment.
FIG. 27 is a cross-sectional view showing the semiconductor memory device according to this embodiment.
図25〜図27に示すように、本実施形態に係る半導体記憶装置9においては、2枚のチップ101及び102がバンプ103を介して貼り合わされている。チップ101には積層体30が設けられている。チップ102にはトランジスタ20が形成されている。そして、チップ101に設けられた電極膜32が、バンプ103を介して、チップ102に形成されたトランジスタ20に接続されている。半導体記憶装置9においては、図25に示すチップ102と、図26に示すチップ101とが、それぞれの上面側が対向するように貼り合わされている。なお、図27は、バンプ103の中心を含む断面を示しているが、説明の便宜上、下層配線28及びコンタクト42も示している。
As shown in FIGS. 25 to 27, in the
以下、より詳細に説明する。
チップ101においては、例えばシリコンからなる半導体基板11が設けられており、半導体基板11上に積層体30が設けられており、積層体30を覆うように、層間絶縁膜40が設けられている。但し、半導体基板11にはトランジスタ20は形成されておらず、半導体基板11と積層体30との間に、ソース線29(図24参照)は設けられていない。また、積層体30の各電極膜32のテラス上にはコンタクト41が設けられており、コンタクト41上には上層ワード線43が設けられており、コンタクト41の上端は上層ワード線43に接続されている。但し、コンタクト42(図24参照)は設けられていない。層間絶縁膜40の上層部分には、パッド64が設けられており、層間絶縁膜40の上面において露出している。パッド64は例えば銅により形成されている。上層ワード線43とパッド64との間には、コンタクト63が接続されている。
This will be described in more detail below.
In the
本実施形態においては、前述の第6の実施形態(図16〜図18参照)と同様に、電極膜32は積層体30のX方向両側に引き出されている。すなわち、Y方向に沿って配列された複数本のソース側選択ゲートSGS及び複数本のワード線WLは、積層体30のX方向両側に2本毎に交互に引き出されている。また、Y方向に沿って配列された複数本のドレイン側選択ゲートSGDは、積層体30のX方向両側に4本毎に交互に引き出されている。
In the present embodiment, the
そして、Y方向において隣り合う2本のソース側選択ゲートSGSは、コンタクト41を介して共通の上層ワード線43に接続されて、1本のコンタクト63を介して1つのパッド64に接続されている。また、Y方向において隣り合う2本のワード線WLは、コンタクト41を介して共通の上層ワード線43に接続されて、1本のコンタクト63を介して1つのパッド64に接続されている。但し、Z方向における位置が相互に異なるワード線WLは、相互に異なる上層ワード線43に接続されている。更に、Y方向に沿って配列された4本のドレイン側選択ゲートSGDは、コンタクト41、上層ワード線43及びコンタクト63を介して、相互に異なるパッド64に接続されている。このように、各電極膜32は、コンタクト41、上層ワード線43及びコンタクト63を介して、いずれかのパッド64に接続されている。
Two source-side selection gates SGS adjacent in the Y direction are connected to a common
一方、チップ102においては、例えばシリコンからなる半導体基板12が設けられており、半導体基板12上には、層間絶縁膜66が設けられている。半導体基板12の上層部分内及び層間絶縁膜66内には、トランジスタ20が形成されており、X方向及びY方向に沿ってマトリクス状に配列されている。トランジスタ20の構成は、前述の第1の実施形態と同様である。層間絶縁膜66の上層部分には、パッド67が設けられている。パッド67は例えば銅により形成されている。パッド67と下層配線28との間には、コンタクト42が接続されている。このように、各トランジスタ20の拡散領域22は、コンタクト27、下層配線28及びコンタクト42を介して、いずれかのパッド67に接続されている。
On the other hand, the
チップ101とチップ102は、パッド64とパッド67が対向するように配置されており、パッド64とパッド67の間には、バンプ103が接合されている。バンプ103は、導電性材料からなるバンプであり、例えば、はんだボールである。バンプ103により、パッド64がパッド67に電気的に接続されると共に、チップ101がチップ102に機械的に連結されている。これにより、チップ101の電極膜32は、チック102のトランジスタ20の拡散領域22に接続される。
The
X方向において、パッド64の最小配列周期をP1とし、トランジスタ20の最小配列周期をP2としたとき、X方向におけるテラスTの長さは、周期P1及び周期P2のうち、いずれか大きい方の周期P=MAX(P1,P2)で決定される。領域R1に配置されたテラス33aの長さL1は、周期Pよりも短い。また、領域R2に配置されたテラス33bの長さL2は、周期Pよりも長い。すなわち、L1<P<L2である。
In the X direction, when the minimum arrangement period of the
次に、本実施形態の効果について説明する。
本実施形態においては、2枚のチップ101及び102を設け、チップ101に積層体30を形成し、チップ102にトランジスタ20を形成している。これにより、1枚のチップにトランジスタ20及び積層体30の双方を形成する場合と比較して、製造が容易であり、製造コストが低い。
Next, the effect of this embodiment will be described.
In the present embodiment, two
また、チップ101内にコンタクト42を設ける必要がないため、上層ワード線43のレイアウトを簡略化することができる。これにより、上層ワード線43のレイアウトの作成が容易になると共に、配線の微細化に伴う動作速度の低下、消費電力の増大、及び、信頼性の低下を抑制できる。
本実施形態における上記以外の構成及び効果は、前述の第1の実施形態と同様である。
Further, since it is not necessary to provide the
Configurations and effects other than those described above in the present embodiment are the same as those in the first embodiment described above.
(第9の実施形態の第1の変形例)
次に、第9の実施形態の第1の変形例について説明する。
図28は、本変形例に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。
図29は、本変形例に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。
図30は、本変形例に係る半導体記憶装置を示す断面図である。
(First Modification of Ninth Embodiment)
Next, a first modification of the ninth embodiment will be described.
FIG. 28 is a plan view showing a chip on which a transistor is formed in the semiconductor memory device according to this variation.
FIG. 29 is a plan view showing a chip on which a stacked body is formed in the semiconductor memory device according to this variation.
FIG. 30 is a cross-sectional view showing a semiconductor memory device according to this modification.
図28〜図30に示すように、本変形例に係る半導体記憶装置9aにおいては、チップ101とチップ102が、導電性のピラー104により接合されている。ピラー104は、例えば銅からなり、その形状は例えば円柱形である。チップ101及びチップ102の構成は、前述の第9の実施形態と同様である。
本変形例における上記以外の構成及び効果は、前述の第9の実施形態と同様である。
As shown in FIGS. 28 to 30, in the
Configurations and effects other than those described above in the present modification are the same as those in the ninth embodiment.
(第9の実施形態の第2の変形例)
次に、第9の実施形態の第2の変形例について説明する。
図31は、本変形例に係る半導体記憶装置におけるトランジスタが形成されたチップを示す平面図である。
図32は、本変形例に係る半導体記憶装置における積層体が形成されたチップを示す平面図である。
図33は、本変形例に係る半導体記憶装置を示す断面図である。
(Second Modification of Ninth Embodiment)
Next, a second modification of the ninth embodiment will be described.
FIG. 31 is a plan view showing a chip on which a transistor is formed in the semiconductor memory device according to this variation.
FIG. 32 is a plan view showing a chip on which a stacked body is formed in the semiconductor memory device according to this variation.
FIG. 33 is a cross-sectional view showing a semiconductor memory device according to this modification.
図31〜図33に示すように、本変形例に係る半導体記憶装置9bにおいては、チップ101とチップ102が、直接貼り合わされている。例えば、接着剤又は機械的な手段により、チップ101がチップ102に連結されており、チップ101のパッド64がチップ102のパッド67に接触している。パッド64とパッド67は、導電性の接着剤により接着されていてもよい。チップ101及びチップ102の構成は、前述の第9の実施形態と同様である。
本変形例における上記以外の構成及び効果は、前述の第9の実施形態と同様である。
As shown in FIGS. 31 to 33, in the
Configurations and effects other than those described above in the present modification are the same as those in the ninth embodiment.
以上説明した実施形態及びその変形例によれば、配線のレイアウトが容易な半導体記憶装置を実現することができる。
なお、第1、第3、第4、第9の実施形態、並びに、第9の実施形態の第1及び第2の変形例においても、積層体30の端部30aにY方向に沿って階段が形成されていてもよい。
According to the embodiment described above and the modifications thereof, it is possible to realize a semiconductor memory device with easy wiring layout.
In the first, third, fourth, and ninth embodiments and the first and second modifications of the ninth embodiment as well, a staircase is provided along the Y direction at the
以上、本発明のいくつかの実施形態及びその変形例を説明したが、これらの実施形態及び変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態及び変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態及び変形例は、相互に組み合わせて実施することもできる。 As mentioned above, although some embodiment of this invention and its modification were demonstrated, these embodiment and modification are shown as an example, and are not intending limiting the range of invention. These novel embodiments and modifications can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the spirit of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the scope of the invention described in the claims and the equivalents thereof. Further, the above-described embodiments and modifications can be implemented in combination with each other.
1、2、3、4、5、6、7、8、9、9a、9b:半導体記憶装置、10、11、12:半導体基板、10a:上面、20、20a、20c〜20v:トランジスタ、21:ウェル、21a:ボディ領域、22、22c〜22v、23:拡散領域、24:ゲート絶縁膜、25:ゲート電極、26:STI、27、27c〜27v:コンタクト、28、28c〜28v:下層配線、29:ソース線、30:積層体、30a:端部、30b:中央部、31:絶縁膜、32、32c〜32n、32o1〜32o8:電極膜、33a、33b:テラス、39:下層配線、40:層間絶縁膜、41、41c〜41v、42、42c〜42v:コンタクト、43、43c〜43v:上層ワード線、44:絶縁膜、46:ヴィアコンタクト、47:ビット線、48:コンタクト、49:上層ソース線、50:シリコンピラー、51:コア部材、52:トンネル絶縁膜、53:電荷蓄積膜、54:ブロック絶縁膜、54a:アルミニウム酸化層、54b:シリコン酸化層、54c:アルミニウム酸化層、55:メモリ膜、56:浮遊ゲート電極、60:スリット、63:コンタクト、64:パッド、66:層間絶縁膜、67:パッド、101、102:チップ、103:バンプ、104:ピラー、A:領域、D:領域、H:領域、L1:長さ、L2:長さ、MC:メモリセルトランジスタ、P:最小配列周期、R1、R2:領域、SGD:ドレイン側選択ゲート、SGS:ソース側選択ゲート、US:ステップ、WL:ワード線 1, 2, 3, 4, 5, 6, 7, 8, 9, 9a, 9b: semiconductor memory device, 10, 11, 12: semiconductor substrate, 10a: upper surface, 20, 20a, 20c to 20v: transistor, 21 : Well, 21a: body region, 22, 22c to 22v, 23: diffusion region, 24: gate insulating film, 25: gate electrode, 26: STI, 27, 27c to 27v: contact, 28, 28c to 28v: lower layer wiring , 29: source line, 30: laminate, 30a: end, 30b: center, 31: insulating film, 32, 32c to 32n, 32o1 to 32o8: electrode film, 33a, 33b: terrace, 39: lower layer wiring, 40: interlayer insulating film, 41, 41c to 41v, 42, 42c to 42v: contact, 43, 43c to 43v: upper word line, 44: insulating film, 46: via contact, 47: bit 48: contact, 49: upper layer source line, 50: silicon pillar, 51: core member, 52: tunnel insulating film, 53: charge storage film, 54: block insulating film, 54a: aluminum oxide layer, 54b: silicon oxide layer 54c: aluminum oxide layer, 55: memory film, 56: floating gate electrode, 60: slit, 63: contact, 64: pad, 66: interlayer insulating film, 67: pad, 101, 102: chip, 103: bump, 104: pillar, A: region, D: region, H: region, L1: length, L2: length, MC: memory cell transistor, P: minimum arrangement period, R1, R2: region, SGD: drain side selection gate , SGS: source side selection gate, US: step, WL: word line
Claims (26)
前記半導体基板の上面に形成され、前記上面に平行な第1方向に沿って配列され、前記配列の最小周期が第1周期である複数のトランジスタと、
前記半導体基板上に設けられた積層体と、
第1コンタクトと、
第2コンタクトと、
前記第1コンタクトと前記第2コンタクトとの間に接続された第1配線と、
を備え、
前記積層体は、
上下方向に沿って相互に離隔して積層された複数枚の電極膜と、
前記複数のトランジスタの直上域を除く領域において前記複数枚の電極膜を貫く半導体部材と、
前記半導体部材と前記複数枚の電極膜の1枚との間に設けられた電荷蓄積部材と、
を有し、
前記積層体における前記複数のトランジスタの直上域に配置された第1部分の形状は、前記電極膜毎にテラスが形成された階段状であり、
前記第1部分には、前記第1方向に沿って2つの第1領域及び前記2つの第1領域間に配置された第2領域が設定されており、
各前記第1領域には、複数の前記テラスが配置されており、
前記第2領域には、1つの前記テラスが配置されており、
前記第2領域に配置された前記テラスの前記第1方向における長さは、前記第1周期よりも長く、
前記第1領域に配置された前記テラスの前記第1方向における長さは、前記第1周期よりも短く、
前記第1コンタクトの下端は、前記複数枚の電極膜の1枚に前記テラスにおいて接続されており、
前記第2コンタクトは、前記積層体を貫き、下端が前記トランジスタのソース・ドレインの一方に接続された半導体記憶装置。 A semiconductor substrate;
A plurality of transistors formed on an upper surface of the semiconductor substrate and arranged along a first direction parallel to the upper surface, wherein the minimum period of the arrangement is a first period;
A laminate provided on the semiconductor substrate;
A first contact;
A second contact;
A first wiring connected between the first contact and the second contact;
With
The laminate is
A plurality of electrode films stacked apart from each other along the vertical direction;
A semiconductor member that penetrates the plurality of electrode films in a region excluding the region directly above the plurality of transistors;
A charge storage member provided between the semiconductor member and one of the plurality of electrode films;
Have
The shape of the first portion arranged in the region directly above the plurality of transistors in the stacked body is a stepped shape in which a terrace is formed for each electrode film,
The first portion is set with two first regions along the first direction and a second region disposed between the two first regions,
A plurality of the terraces are arranged in each of the first regions,
One terrace is arranged in the second region,
The length in the first direction of the terrace disposed in the second region is longer than the first period,
The length in the first direction of the terrace disposed in the first region is shorter than the first period,
A lower end of the first contact is connected to one of the plurality of electrode films in the terrace;
The semiconductor memory device, wherein the second contact passes through the stacked body and has a lower end connected to one of a source and a drain of the transistor.
前記第1領域と前記第2領域は、前記第1方向に沿って交互に配置されている請求項1〜4のいずれか1つに記載の半導体記憶装置。 A plurality of the second areas are set,
The semiconductor memory device according to claim 1, wherein the first area and the second area are alternately arranged along the first direction.
前記第1コンタクトは、前記複数の帯状部分のうちの第1の帯状部分に接続されており、前記第2コンタクトは、前記複数の帯状部分のうちの第2の帯状部分を貫く請求項1〜6のいずれか1つに記載の半導体記憶装置。 One of the plurality of electrode films is divided into a plurality of strip-shaped portions arranged along a second direction intersecting the vertical direction and the first direction,
The first contact is connected to a first belt-shaped portion of the plurality of belt-shaped portions, and the second contact penetrates a second belt-shaped portion of the plurality of belt-shaped portions. 6. The semiconductor memory device according to any one of 6.
前記複数の帯状部分は同じ前記トランジスタに接続されている請求項1〜9のいずれか1つに記載の半導体記憶装置。 One of the plurality of electrode films is divided into a plurality of strip-shaped portions arranged along a second direction intersecting the vertical direction and the first direction,
The semiconductor memory device according to claim 1, wherein the plurality of strip portions are connected to the same transistor.
前記第1部分において、前記帯状部分間にはスリットが形成されており、
前記トランジスタは前記スリットの直下域に配置されている請求項1〜10のいずれか1つに記載の半導体記憶装置。 The laminate is divided into a plurality of strip-like portions arranged along a second direction intersecting the up-down direction and the first direction,
In the first part, a slit is formed between the belt-like parts,
The semiconductor memory device according to claim 1, wherein the transistor is disposed in a region immediately below the slit.
前記第1部分において、前記第1コンタクトは、一部の前記帯状部分に接続されている請求項1〜13のいずれか1つに記載の半導体記憶装置。 One of the plurality of electrode films is divided into a plurality of strip-shaped portions arranged along a second direction intersecting the vertical direction and the first direction,
The semiconductor memory device according to claim 1, wherein in the first portion, the first contact is connected to a part of the belt-like portion.
第2チップと、
を備え、
前記第1チップは、
第1半導体基板と、
前記第1半導体基板上に設けられた積層体と、
第1コンタクトと、
第1パッドと、
を有し、
前記積層体は、
上下方向に沿って相互に離隔して積層された複数枚の電極膜と、
前記複数枚の電極膜を貫く半導体部材と、
前記半導体部材と前記複数枚の電極膜の1枚との間に設けられた電荷蓄積部材と、
を有し、
前記第1コンタクトは、前記複数枚の電極膜の1枚を前記第1パッドに接続し、
前記第2チップは、
第2半導体基板と、
前記第2半導体基板の上面に形成された複数のトランジスタと、
第2パッドと、
前記トランジスタのソース・ドレインの一方を前記第2パッドに接続する第2コンタクトと、
を有し、
前記第1チップと前記第2チップは、前記第1パッドが前記第2パッドに対向するように配置されており、
前記第1パッドは前記第2パッドに接続されている半導体記憶装置。 A first chip;
A second chip;
With
The first chip is
A first semiconductor substrate;
A laminate provided on the first semiconductor substrate;
A first contact;
A first pad;
Have
The laminate is
A plurality of electrode films stacked apart from each other along the vertical direction;
A semiconductor member penetrating the plurality of electrode films;
A charge storage member provided between the semiconductor member and one of the plurality of electrode films;
Have
The first contact connects one of the plurality of electrode films to the first pad,
The second chip is
A second semiconductor substrate;
A plurality of transistors formed on an upper surface of the second semiconductor substrate;
A second pad;
A second contact connecting one of the source and drain of the transistor to the second pad;
Have
The first chip and the second chip are arranged such that the first pad faces the second pad,
The semiconductor memory device, wherein the first pad is connected to the second pad.
前記端部には、前記第1方向に沿って2つの第1領域及び前記2つの第1領域間に配置された第2領域が設定されており、
各前記第1領域には、複数の前記テラスが配置されており、
前記第2領域には、1つの前記テラスが配置されており、
前記第2領域に配置された前記テラスの前記第1方向における長さは、前記第1パッドの前記第1方向における最小周期と前記複数のトランジスタの前記第1方向における最小周期のうち、より大きい方の周期よりも長く、
前記第1領域に配置された前記テラスの前記第1方向における長さは、前記より大きい方の周期よりも短い請求項20〜23のいずれか1つに記載の半導体記憶装置。 The shape of the end portion in the first direction of the laminate is a stepped shape in which a terrace is formed for each electrode film,
In the end, two first regions along the first direction and a second region disposed between the two first regions are set,
A plurality of the terraces are arranged in each of the first regions,
One terrace is arranged in the second region,
The length of the terrace disposed in the second region in the first direction is greater than a minimum period of the first pad in the first direction and a minimum period of the plurality of transistors in the first direction. Longer than the other cycle,
24. The semiconductor memory device according to claim 20, wherein a length of the terrace disposed in the first region in the first direction is shorter than the larger period.
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