JP2011165882A

JP2011165882A - Semiconductor memory device and method of manufacturing the same

Info

Publication number: JP2011165882A
Application number: JP2010026849A
Authority: JP
Inventors: Ryoichi Nakamura; 良一中邑
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2010-02-09
Filing date: 2010-02-09
Publication date: 2011-08-25

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device for avoiding the generation of a leakage by miniaturizing contacts concerning an SRAM having six transistors in one memory cell, and also to provide a manufacturing method of the semiconductor memory device. <P>SOLUTION: In the SRAM, one memory cell includes the six transistors, i.e., the first and second driver transistors (DTr1, DTr2), the first and second transfer transistors (TTr1, TTr2), and the first and second load transistors (LTr1, LTr2). The SRAM is constituted by allowing the diameters of a grounding contact Cg for applying reference potential to the source drain regions of the first and second driver transistors and a power supply potential contact Cc for applying power supply potential to the source drain regions of the first and second load transistors to be larger than the diameters of other contacts (Cb, Cn, Cw) excluding a common contact Cs. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、半導体記憶装置及びその製造方法に関し、特に、１メモリセルが６個のトランジスタを有するＳＲＡＭ（Static Random Access Memory）などの電界効果トランジスタを２個以上有する半導体記憶装置及びその製造方法に関する。 The present invention relates to a semiconductor memory device and a manufacturing method thereof, and more particularly to a semiconductor memory device having two or more field effect transistors such as an SRAM (Static Random Access Memory) in which one memory cell has six transistors and a manufacturing method thereof. .

半導体記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、最小で2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。 As the semiconductor memory device, for example, a DRAM (Dynamic Random Access Memory) and an SRAM (Static Random Access Memory) are widely used.
Several types of SRAM memory cells are known. For example, a minimum of two PMOS (p-channel metal-oxide-semiconductor) transistors and four NMOS (n-channel metal-oxide-semiconductor) transistors are included, for a total of six MOSFETs (MOS field effect transistors).

ＳＲＡＭは、ＤＲＡＭのようなトランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良い。また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要で周辺回路を簡易化でき、高速アクセスが可能である利点を有し、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。 SRAM has better compatibility with a pure logic process than a semiconductor memory device that requires a memory-dedicated capacitor in addition to a transistor such as a DRAM. In addition, there is an advantage that the operation of refreshing stored data such as DRAM is unnecessary, the peripheral circuit can be simplified, and high-speed access is possible, and high speed and simplicity such as cache memory and memory of portable terminal are required. It is widely used as a storage device with a relatively small capacity.

図１４（ａ）は６つのＭＯＳＦＥＴ（以下トランジスタと称する）を有するＳＲＡＭメモリセルの等価回路図である。
例えば、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を有する。
例えば、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２はＰＭＯＳトランジスタである。第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２はＮＭＯＳトランジスタである。第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２はＮＭＯＳトランジスタである。 FIG. 14A is an equivalent circuit diagram of an SRAM memory cell having six MOSFETs (hereinafter referred to as transistors).
For example, the first load transistor LTr1, the second load transistor LTr2, the first driver transistor DTr1, the second driver transistor DTr2, the first transfer transistor TTr1, and the second transfer transistor TTr2.
For example, the first load transistor LTr1 and the second load transistor LTr2 are PMOS transistors. The first driver transistor DTr1 and the second driver transistor DTr2 are NMOS transistors. The first transfer transistor TTr1 and the second transfer transistor TTr2 are NMOS transistors.

第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電位Ｖｃに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓにそれぞれ接続されている。この第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。 The first load transistor LTr1 and the first driver transistor DTr1 have a drain connected to the first storage node ND and a gate connected to the second storage node ND /. The source of the first load transistor LTr1 is connected to the power supply potential Vc, and the source of the first driver transistor DTr1 is connected to the reference potential Vs. The first load transistor LTr1 and the first driver transistor DTr1 form one CMOS inverter having the second storage node ND / as an input and the first storage node ND as an output.

また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電位Ｖｃに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓにそれぞれ接続されている。この第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする１つのＣＭＯＳインバータが形成されている。 The second load transistor LTr2 and the second driver transistor DTr2 have drains connected to the second storage node ND / and gates connected to the first storage node ND. The source of the second load transistor LTr2 is connected to the power supply potential Vc, and the source of the second driver transistor DTr2 is connected to the reference potential Vs. The second load transistor LTr2 and the second driver transistor DTr2 form one CMOS inverter having the first storage node ND as an input and the second storage node ND / as an output.

第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されている。これによりフリップフロップと称せられる１つの記憶回路が構成されている。 The CMOS inverter formed by the first load transistor LTr1 and the first driver transistor DTr1 and the CMOS inverter formed by the second load transistor LTr2 and the second driver transistor DTr2 are connected to each other in a ring shape. Thus, one memory circuit called a flip-flop is configured.

また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。もう１つの第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。 The first transfer transistor TTr1 has a gate connected to the word line WL, a drain connected to the bit line BL, and a source connected to the first storage node ND. The other second transfer transistor TTr2 has a gate connected to the word line WL, a drain connected to the inverted bit line BL /, and a source connected to the second storage node ND /.

図１４（ｂ）は、従来例に係るメモリセルのレイアウトを示す平面図であり、図面上６つのトランジスタを有する１個のメモリセルＭＣを示している。
例えば、第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。 FIG. 14B is a plan view showing the layout of the memory cell according to the conventional example, and shows one memory cell MC having six transistors on the drawing.
For example, the first P-type semiconductor region P1, the second P-type semiconductor region P2, the first N-type semiconductor region N1, and the second N-type semiconductor region N2 are isolated by the element isolation insulating film I.
The first P-type semiconductor region P1, the second P-type semiconductor region P2, the first N-type semiconductor region N1, and the second N-type semiconductor region N2 are each configured by, for example, a well formed in a semiconductor substrate.

上記の６個のトランジスタを構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。
ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電層として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。 The first gate electrode G1, the second gate electrode G2, the third gate electrode G3, the fourth gate electrode G4, the fifth gate electrode G5, so as to cross over the respective semiconductor regions at the positions constituting the above six transistors, Sixth gate electrodes G6 are each formed in the illustrated layout.
Here, the first gate electrode G1 and the second gate electrode G2 are configured as a continuous conductive layer, and the fourth gate electrode G4 and the fifth gate electrode G5 are the same.

さらに、各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されている。上記のようにして、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２がそれぞれ構成されている。
以下において、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２をまとめてロードトランジスタＬＴｒと称する。また、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２をまとめてドライバトランジスタＤＴｒと称する。また、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２をまとめて転送トランジスタＴＴｒと称する。 Further, a source / drain region is formed in a surface layer portion of each semiconductor region except for a region where each gate electrode is formed. As described above, the first load transistor LTr1, the second load transistor LTr2, the first driver transistor DTr1, the second driver transistor DTr2, the first transfer transistor TTr1, and the second transfer transistor TTr2 are configured.
Hereinafter, the first load transistor LTr1 and the second load transistor LTr2 are collectively referred to as a load transistor LTr. The first driver transistor DTr1 and the second driver transistor DTr2 are collectively referred to as a driver transistor DTr. The first transfer transistor TTr1 and the second transfer transistor TTr2 are collectively referred to as a transfer transistor TTr.

ここで、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第５ゲート電極Ｇ５に及ぶ領域までが連通して開口された共通コンタクトＣｓ１が形成されている。共通コンタクトＣｓ１は、第５ゲート電極Ｇ５と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する。 Here, a common contact Cs1 is formed which is open from the source / drain region of the first load transistor LTr1 which is a PMOS transistor to a region extending to the fifth gate electrode G5. The common contact Cs1 connects the fifth gate electrode G5 and the source / drain region of the first load transistor LTr1.

また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ１が形成されている。
共通コンタクトＣｓ１と記憶ノードコンタクトＣｎ１は上層配線で接続され、この部分が図１４（ａ）に示す第１記憶ノードＮＤとなる。 Further, an opening is formed in the source / drain region connecting the first driver transistor DTr1 and the first transfer transistor TTr1, and the storage node contact Cn1 is formed.
The common contact Cs1 and the storage node contact Cn1 are connected by an upper layer wiring, and this portion becomes the first storage node ND shown in FIG.

また、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第２ゲート電極Ｇ２に及ぶ領域までが連通して開口された共通コンタクトＣｓ２が形成されている。共通コンタクトＣｓ２は、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する。 In addition, a common contact Cs2 that is open from the source / drain region of the second load transistor LTr2 that is a PMOS transistor to a region that extends to the second gate electrode G2 is formed. The common contact Cs2 connects the second gate electrode G2 and the source / drain region of the second load transistor LTr2.

また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ２が形成されている。
共通コンタクトＣｓ２と記憶ノードコンタクトＣｎ２は上記と同様に上層配線で接続され、この部分が図１４（ａ）に示す第２記憶ノードＮＤ／となる。 In addition, an opening is formed in the source / drain region connecting the second driver transistor DTr2 and the second transfer transistor TTr2, and a storage node contact Cn2 is formed.
The common contact Cs2 and the storage node contact Cn2 are connected by the upper layer wiring in the same manner as described above, and this portion becomes the second storage node ND / shown in FIG.

第１転送トランジスタＴＴｒ１の他方のソースドレイン領域にビットコンタクトＣｂ１が形成され、ビットラインＢＬに接続されている。
また、第２転送トランジスタＴＴｒ２の他方のソースドレイン領域にビットコンタクトＣｂ２が形成され、反転ビットラインＢＬ／に接続されている。 A bit contact Cb1 is formed in the other source / drain region of the first transfer transistor TTr1, and is connected to the bit line BL.
Further, a bit contact Cb2 is formed in the other source / drain region of the second transfer transistor TTr2, and is connected to the inverted bit line BL /.

第１転送トランジスタＴＴｒ１を構成する第３ゲート電極Ｇ３にワードコンタクトＣｗ１が形成され、ワードラインＷＬに接続されている。
また、第２転送トランジスタＴＴｒ２を構成する第６ゲート電極Ｇ６にワードコンタクトＣｗ２が形成され、ワードラインＷＬに接続されている。 A word contact Cw1 is formed on the third gate electrode G3 constituting the first transfer transistor TTr1, and is connected to the word line WL.
Further, a word contact Cw2 is formed on the sixth gate electrode G6 constituting the second transfer transistor TTr2, and is connected to the word line WL.

第１ドライバトランジスタＤＴｒ１の他方のソースドレイン領域に接地コンタクトＣｇ１が形成され、また、第２ドライバトランジスタＤＴｒ２の他方のソースドレイン領域に接地コンタクトＣｇ２が形成され、それぞれ基準電位Ｖｓが印加される。
第１ロードトランジスタＬＴｒ１の他方のソースドレイン領域に電源電位コンタクトＣｃ１が形成され、また、第２ロードトランジスタＬＴｒ２の他方のソースドレイン領域に電源電位コンタクトＣｃ２が形成され、それぞれ電源電位Ｖｃが印加される。 A ground contact Cg1 is formed in the other source / drain region of the first driver transistor DTr1, and a ground contact Cg2 is formed in the other source / drain region of the second driver transistor DTr2, to which the reference potential Vs is applied.
A power supply potential contact Cc1 is formed in the other source / drain region of the first load transistor LTr1, and a power supply potential contact Cc2 is formed in the other source / drain region of the second load transistor LTr2, and the power supply potential Vc is applied thereto. .

上記のようにして、１つのメモリセルＭＣが構成されている。
従来例に係るメモリセルＭＣの面積は、例えば図１４（ｂ）におけるＬ１が１．０μｍ、Ｌ２が０．４１μｍ程度である。 As described above, one memory cell MC is configured.
The area of the memory cell MC according to the conventional example is, for example, about 1.0 μm for L1 and about 0.41 μm for L2 in FIG.

図１５は、従来例に係るメモリセルのレイアウトを示す平面図であり、図面上８つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４を示している。
各メモリセルは、それぞれ図１４（ｂ）に示す構成を有するが、隣接するメモリセルに対して鏡面反転させたパターンとなっている。
図１５においては、ビットコンタクトＣｂ１とビットコンタクトＣｂ２をまとめてビットコンタクトＣｂと称する。また、記憶ノードコンタクトＣｎ１と記憶ノードコンタクトＣｎ２をまとめて記憶ノードコンタクトＣｎと称し、接地コンタクトＣｇ１と接地コンタクトＣｇ２をまとめて接地コンタクトＣｇと称する。
また、共通コンタクトＣｓ１と共通コンタクトＣｓ２をまとめて共通コンタクトＣｓと称し、電源電位コンタクトＣｃ１と電源電位コンタクトＣｃ２をまとめて電源電位コンタクトＣｃと称する。
また、ワードコンタクトＣｗ１とワードコンタクトＣｗ２をまとめてワードコンタクトＣｗと称する。
上記のビットコンタクトＣｂ、ワードコンタクトＣｗ、電源電位コンタクトＣｃ及び接地コンタクトＣｇは、それぞれ、隣接するメモリセル間で共有されている。 FIG. 15 is a plan view showing a layout of a memory cell according to a conventional example, and shows eight memory cells MC11, MC12, MC13, MC14, MC21, MC22, MC23, MC24 on the drawing.
Each memory cell has the configuration shown in FIG. 14B, but has a pattern that is mirror-inverted with respect to adjacent memory cells.
In FIG. 15, the bit contact Cb1 and the bit contact Cb2 are collectively referred to as a bit contact Cb. Storage node contact Cn1 and storage node contact Cn2 are collectively referred to as storage node contact Cn, and ground contact Cg1 and ground contact Cg2 are collectively referred to as ground contact Cg.
Further, the common contact Cs1 and the common contact Cs2 are collectively referred to as a common contact Cs, and the power supply potential contact Cc1 and the power supply potential contact Cc2 are collectively referred to as a power supply potential contact Cc.
The word contact Cw1 and the word contact Cw2 are collectively referred to as a word contact Cw.
The bit contact Cb, the word contact Cw, the power supply potential contact Cc, and the ground contact Cg are respectively shared between adjacent memory cells.

図１６（ａ）は、図１５中のＡ−Ａ’における断面図であり、図１６（ｂ）は図１５中のＢ−Ｂ’における断面図である。
図１６（ａ）は、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ及び接地コンタクトＣｇを含む面での断面であり、図１６（ｂ）は、共通コンタクトＣｓ及び電源電位コンタクトＣｃを含む面での断面である。 16A is a cross-sectional view taken along the line AA ′ in FIG. 15, and FIG. 16B is a cross-sectional view taken along the line BB ′ in FIG.
FIG. 16A is a cross section in a plane including the bit contact Cb, the storage node contact Cn, and the ground contact Cg, and FIG. 16B is a cross section in a plane including the common contact Cs and the power supply potential contact Cc. is there.

例えば、半導体基板に上記の第１Ｐ型半導体領域Ｐ１となるＰ型半導体領域１１０ａ及び第１Ｎ型半導体領域Ｎ１となるＮ型半導体領域１１０ｂが、それぞれウェルとして形成されている。Ｐ型半導体領域１１０ａ及びＮ型半導体領域１１０ｂは、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１１で区分されている。 For example, the P-type semiconductor region 110a to be the first P-type semiconductor region P1 and the N-type semiconductor region 110b to be the first N-type semiconductor region N1 are formed as wells on the semiconductor substrate. The P-type semiconductor region 110a and the N-type semiconductor region 110b are divided by an STI (Shallow Trench Isolation) type element isolation insulating film 111.

Ｐ型半導体領域１１０ａ及びＮ型半導体領域１１０ｂにおいて、トランジスタのチャネル形成流域上における表層に酸化シリコンなどからなるゲート絶縁膜１２０がそれぞれ形成されている。その上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極１２１ａが形成されている。
Ｐ型半導体領域１１０ａにおいて、ゲート絶縁膜１２０の上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極１２１ａが形成されている。
また、Ｎ型半導体領域１１０ｂにおいて、ゲート絶縁膜１２０の上層にポリシリコンなどからなり、上記の第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５となるゲート電極１２１ｂが形成されている。 In the P-type semiconductor region 110a and the N-type semiconductor region 110b, a gate insulating film 120 made of silicon oxide or the like is formed on the surface layer on the channel formation flow region of the transistor. The gate electrode 121a which becomes the first gate electrode G1 and the second gate electrode G2 is formed of polysilicon or the like on the upper layer.
In the P-type semiconductor region 110a, the gate electrode 121a that is made of polysilicon or the like and serves as the first gate electrode G1 and the second gate electrode G2 is formed on the gate insulating film 120.
In the N-type semiconductor region 110b, a gate electrode 121b that is made of polysilicon or the like and is to be the third gate electrode G3 and the fifth gate electrode G5 is formed on the gate insulating film 120.

また、ゲート電極１２１ａ及びゲート電極１２１ｂの側部における半導体基板上にサイドウォール絶縁膜１２２が形成されている。
Ｐ型半導体領域１１０ａにおいて、サイドウォール絶縁膜１２２の下部における半導体基板中にＮ型のエクステンション領域１１２ａあるいはＬＤＤ（Lightly Doped Drain）領域と称せられる浅い不純物領域が形成されている。さらにサイドウォール絶縁膜１２２の側部における半導体基板中にＮ型のソースドレイン領域１１３ａが形成されている。
Ｎ型半導体領域１１０ｂにおいて、サイドウォール絶縁膜１２２の下部における半導体基板中にＰ型のエクステンション領域１１２あるいはＬＤＤ領域が形成されている。さらにサイドウォール絶縁膜１２２の側部における半導体基板中にＰ型のソースドレイン領域１１３ｂが形成されている。 In addition, sidewall insulating films 122 are formed on the semiconductor substrate at the side portions of the gate electrode 121a and the gate electrode 121b.
In the P-type semiconductor region 110a, a shallow impurity region called an N-type extension region 112a or LDD (Lightly Doped Drain) region is formed in the semiconductor substrate below the sidewall insulating film 122. Further, an N-type source / drain region 113 a is formed in the semiconductor substrate at the side of the sidewall insulating film 122.
In the N-type semiconductor region 110b, a P-type extension region 112 or an LDD region is formed in the semiconductor substrate below the sidewall insulating film 122. Further, a P-type source / drain region 113b is formed in the semiconductor substrate on the side portion of the sidewall insulating film 122.

上記のようにして、ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒが形成されている。
ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒを被覆して、全面に酸化シリコンなどからなる層間絶縁膜１３０が形成されている。 As described above, the driver transistor DTr, the transfer transistor TTr, and the load transistor LTr are formed.
An interlayer insulating film 130 made of silicon oxide or the like is formed on the entire surface so as to cover the driver transistor DTr, the transfer transistor TTr, and the load transistor LTr.

Ｐ型半導体領域１１０ａにおいて、層間絶縁膜１３０に対して、隣接するメモリセルの転送トランジスタＴＴｒの間の領域へのビットコンタクトＣｂが開口されている。また、ドライバトランジスタＤＴｒと転送トランジスタＴＴｒの間の領域への記憶ノードコンタクトＣｎが開口されている。また、隣接するメモリセルのドライバトランジスタＤＴｒの間の領域への接地コンタクトＣｇが開口されている。 In the P-type semiconductor region 110a, a bit contact Cb to the region between the transfer transistors TTr of adjacent memory cells is opened with respect to the interlayer insulating film 130. In addition, a storage node contact Cn to the region between the driver transistor DTr and the transfer transistor TTr is opened. In addition, a ground contact Cg is opened to a region between driver transistors DTr of adjacent memory cells.

Ｎ型半導体領域１１０ｂにおいては、隣接するメモリセルのロードトランジスタＬＴｒの間の領域への電源電位コンタクトＣｃが開口されている。
また、ロードトランジスタＬＴｒのソースドレイン領域からと同一メモリセルの他方のロードトランジスタのゲート電極までを連通して開口する共通コンタクトＣｓが開口されている。
共通コンタクトＣｓ内のサイドウォール絶縁膜１２２は、他の部分のサイドウォール絶縁膜より後退している。 In N-type semiconductor region 110b, power supply potential contact Cc is opened to a region between load transistors LTr of adjacent memory cells.
In addition, a common contact Cs that opens from the source / drain region of the load transistor LTr to the gate electrode of the other load transistor of the same memory cell is opened.
The sidewall insulating film 122 in the common contact Cs is recessed from the other portions of the sidewall insulating film.

ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、接地コンタクトＣｇ、電源電位コンタクトＣｃ及び共通コンタクトＣｓの内部に、導電性材料によるプラグ１３１が埋め込まれている。
上記のプラグ１３１に接続して、パターニングされた導電性材料により上層配線１３２が形成されている。
上記の層間絶縁膜１３０及び上層配線１３２の上層に、さらなる絶縁膜及び配線が適宜積層されている。 A plug 131 made of a conductive material is embedded in the bit contact Cb, the storage node contact Cn, the ground contact Cg, the power supply potential contact Cc, and the common contact Cs.
Connected to the plug 131, an upper wiring 132 is formed of a patterned conductive material.
Further insulating films and wirings are appropriately stacked on the interlayer insulating film 130 and the upper wirings 132.

例えば、第３ゲート電極Ｇ３のゲート長は４０ｎｍ程度であり、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のゲート長は５０ｎｍ程度である。
接地コンタクトＣｇ、電源電位コンタクトＣｃ、ワードコンタクトＣｗ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂの各コンタクトは８０ｎｍ×８０ｎｍ程度の大きさである。
また、接地コンタクトＣｇ、電源電位コンタクトＣｃ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂと近接するゲート電極の間の距離は４０ｎｍ程度である。 For example, the gate length of the third gate electrode G3 is about 40 nm, and the gate lengths of the first gate electrode G1 and the second gate electrode G2 are about 50 nm.
Each contact of the ground contact Cg, the power supply potential contact Cc, the word contact Cw, the storage node contact Cn, and the bit contact Cb has a size of about 80 nm × 80 nm.
The distance between the ground contact Cg, the power supply potential contact Cc, the storage node contact Cn, and the bit contact Cb and the adjacent gate electrode is about 40 nm.

ＬＳＩの微細化大容量化に伴い、ＳＲＡＭの面積縮小も重要な課題となっている。
そのためには、コンタクト径の縮小も必要になるが、接触面積低減によるコンタクト抵抗増大が避けられない状態である。コンタクト抵抗増大は、ＳＲＡＭの動作マージン、特に低電圧動作マージンに対して大きな問題が生じる。 With the miniaturization of LSIs and the increase in capacity, reduction of the area of SRAM has become an important issue.
For this purpose, it is necessary to reduce the contact diameter, but an increase in contact resistance due to a reduction in contact area is inevitable. The increase in contact resistance causes a serious problem with respect to the operation margin of the SRAM, particularly the low voltage operation margin.

コンタクト抵抗増大により、ＳＲＡＭの動作マージンが悪化する理由を簡単に説明する。図１７（ａ）〜（ｃ）は、ＳＲＡＭの代表的な特性であるＳＮＭ（Static-Noise-Margin）を示す模式図である。ＳＮＭはふたつの左右インバータ特性を掛け合わせたもので、例えば図１７（ａ）に標準的なＳＮＭを示す。２つの曲線内の面積（Ｓ１，Ｓ２）が大きいほど、外部からのノイズに強く、良好なメモリ保持特性を有する。
しかし、低電圧化すると、図１７（ｂ）に示すようにＸ軸Ｙ軸に示されるＶｄｄが小さくなり、それに伴いＳＮＭが小さくなり、メモリ動作が不安定となる。 The reason why the operation margin of the SRAM deteriorates due to the increase in contact resistance will be briefly described. FIGS. 17A to 17C are schematic diagrams showing SNM (Static-Noise-Margin) which is a typical characteristic of SRAM. SNM is obtained by multiplying two left and right inverter characteristics. For example, FIG. 17A shows a standard SNM. The larger the area (S1, S2) in the two curves, the more resistant to external noise and the better memory retention characteristics.
However, when the voltage is lowered, as shown in FIG. 17B, the Vdd shown on the X axis and the Y axis becomes smaller, and accordingly, the SNM becomes smaller and the memory operation becomes unstable.

また、図１７（ｃ）は、接地コンタクトＣｇ及び電源電位コンタクトＣｃのコンタクト抵抗が上昇した際のＳＮＭを示す。
図１７（ｃ）に示すように、コンタクト部で電圧低下が生じるとＳＲＡＭのＴｒに加わる実行的な電圧が低下し、よりＳＮＭが小さくなって低電圧動作不良を招くことになる。 FIG. 17C shows the SNM when the contact resistances of the ground contact Cg and the power supply potential contact Cc are increased.
As shown in FIG. 17C, when a voltage drop occurs in the contact portion, the effective voltage applied to the Tr of the SRAM is lowered, and the SNM is further reduced, resulting in a low voltage operation failure.

このように、コンタクトの微細化によってコンタクト抵抗の増加が生じると、低電圧動作マージンの悪化を避けることは難しい。
よって、微細化がすすんだＳＲＡＭセルにおいてもコンタクト径を確保することが非常に重要となる。 Thus, when contact resistance increases due to contact miniaturization, it is difficult to avoid deterioration of the low-voltage operation margin.
Therefore, it is very important to secure a contact diameter even in an SRAM cell that has been miniaturized.

共通コンタクトＣｓは、第２ゲート電極Ｇ２と第２Ｎ型半導体領域Ｎ２とを同電位とするため、また、第５ゲート電極Ｇ５と第１Ｎ型半導体領域Ｎ１とを同電位とするため、これらを連通した大きなコンタクトとされている。
一方、電源電位コンタクトＣｃ，接地コンタクトＣｇ，ビットコンタクトＣｂ，記憶ノードコンタクトＣｎは、ゲート電極及びサイドウォール絶縁膜に対してある程度マージンをもって設計されている。
このため、コンタクト径が小さくなってしまい、コンタクト抵抗上昇をもたらす。特に、前述したとおり、電源電位コンタクトＣｃ及び接地コンタクトＣｇのコンタクト抵抗増大は低電圧動作に大きな影響を与える。 The common contact Cs communicates the second gate electrode G2 and the second N-type semiconductor region N2 with the same potential, and the fifth gate electrode G5 and the first N-type semiconductor region N1 with the same potential. It has been a great contact.
On the other hand, the power supply potential contact Cc, the ground contact Cg, the bit contact Cb, and the storage node contact Cn are designed with a certain margin with respect to the gate electrode and the sidewall insulating film.
For this reason, the contact diameter is reduced, resulting in an increase in contact resistance. In particular, as described above, the increase in contact resistance of the power supply potential contact Cc and the ground contact Cg has a great influence on the low voltage operation.

例えば、特許文献１には、ＳＲＡＭセルアレイ内部に自己整合コンタクトを形成し、コンタクト径を確保する方法が提案されている。 For example, Patent Document 1 proposes a method of forming a self-aligned contact inside an SRAM cell array to ensure the contact diameter.

また、例えば、特許文献２には、ＳＲＡＭのような高密度である特定箇所のゲートサイドウォールスペーサを選択的に除去し、コンタクトが形成しやすい方法が提案されている。 For example, Patent Document 2 proposes a method in which a gate sidewall spacer at a specific portion having a high density such as an SRAM is selectively removed to easily form a contact.

特許文献１及び特許文献２の方法は、ＳＲＡＭのコンタクト径を確保し、抵抗の悪化を回避するには有効ではあるが、通常のプロセスに対して、あきらかに複雑であり、工程数が大きく増加し、製造コスト増大や、歩留まり低下につながる。 Although the methods of Patent Document 1 and Patent Document 2 are effective in securing the contact diameter of the SRAM and avoiding the deterioration of the resistance, it is clearly more complicated than a normal process, and the number of processes is greatly increased. This leads to an increase in manufacturing cost and a decrease in yield.

図１４（ｂ）及び図１５に示すように、電源電位コンタクトＣｃ，接地コンタクトＣｇ，ビットコンタクトＣｂ，記憶ノードコンタクトＣｎの各コンタクトは、ゲート電極及びサイドウォール絶縁膜に対して、ある程度距離マージンをもって設計されている。これは、以下の理由による。 As shown in FIGS. 14B and 15, each contact of the power supply potential contact Cc, the ground contact Cg, the bit contact Cb, and the storage node contact Cn has a certain distance margin with respect to the gate electrode and the sidewall insulating film. Designed. This is due to the following reason.

図１６（ａ）及び（ｂ）に示すように、サイドウォール絶縁膜１２２の下はエクステンション領域またはＬＤＤ領域と呼ばれる、浅い不純物領域で形成されており、コンタクトがサイドウォールを突き抜いてしまう可能性がある。コンタクトが浅い不純物領域をも突き抜くと電気的ショートが発生し、リークの原因となる。 As shown in FIGS. 16A and 16B, the sidewall insulating film 122 is formed with a shallow impurity region called an extension region or an LDD region, and the contact may penetrate the sidewall. There is. If the contact also penetrates a shallow impurity region, an electrical short circuit occurs, causing leakage.

特開２０００−２３２０７６号公報Japanese Patent Laid-Open No. 2000-232076 特開２０００−９１４４０号公報JP 2000-91440 A

本発明の課題は、上記のようなＳＲＡＭにおいて、コンタクトの微細化をするとリークの発生を回避することが困難であることである。 An object of the present invention is that in the SRAM as described above, it is difficult to avoid the occurrence of leakage when the contact is miniaturized.

本発明の半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積されており、前記第１ドライバトランジスタと前記第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、前記第１ロードトランジスタと前記第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、前記第１ロードトランジスタのソースドレイン領域と前記第２ロードトランジスタのゲート電極を接続し、前記第２ロードトランジスタのソースドレイン領域と前記第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。 A semiconductor memory device according to the present invention includes a first inverter having a first driver transistor and a first load transistor formed on a semiconductor substrate to form a first storage node, and a second driver formed on the semiconductor substrate. A second inverter having a transistor and a second load transistor to form a second storage node; a first transfer transistor connected to the first storage node; a second transfer transistor connected to the second storage node; A plurality of memory cells connected to the bit line via the first transfer transistor and to the inverted bit line via the second transfer transistor, the first driver transistor and the second driver being integrated A ground contact Cg for applying a reference potential to the source / drain region of the transistor; A power source potential contact Cc for applying a power source potential to the transistor and the source / drain region of the second load transistor connects the source / drain region of the first load transistor and the gate electrode of the second load transistor; It is formed larger than the diameter of the other contacts excluding the common contact Cs that connects the source / drain region of the second load transistor and the gate electrode of the first load transistor.

上記の本発明の半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、第１転送トランジスタを介してビットラインに、第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置である。
ここで、第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、第１ロードトランジスタのソースドレイン領域と第２ロードトランジスタのゲート電極を接続し、第２ロードトランジスタのソースドレイン領域と第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。 The semiconductor memory device according to the present invention includes a first inverter having a first driver transistor and a first load transistor formed on a semiconductor substrate to form a first storage node, and a second inverter formed on the semiconductor substrate. A second inverter having a driver transistor and a second load transistor to form a second storage node; a first transfer transistor connected to the first storage node; and a second transfer transistor connected to the second storage node. And a semiconductor memory device in which a plurality of memory cells connected to a bit line via a first transfer transistor and connected to an inverted bit line via a second transfer transistor are integrated.
Here, a ground contact Cg for applying a reference potential to the source / drain regions of the first driver transistor and the second driver transistor, and a power supply potential for applying the power source potential to the source / drain regions of the first load transistor and the second load transistor. The diameter of the power supply potential contact Cc connects the source / drain region of the first load transistor and the gate electrode of the second load transistor, and connects the source / drain region of the second load transistor and the gate electrode of the first load transistor. It is formed larger than the diameter of other contacts excluding.

また、本発明の半導体記憶装置の製造方法は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置を製造するために、前記半導体基板における前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタのチャネル形成領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側部における前記半導体基板にソースドレイン領域を形成する工程と、前記半導体基板における前記第１ドライバトランジスタ、前記第１ロードトランジスタ、前記第１転送トランジスタ、前記第２ドライバトランジスタ、前記第２ロードトランジスタ及び前記第２転送トランジスタを被覆する絶縁膜を形成する工程と、前記絶縁膜に対して、前記第１ドライバトランジスタと前記第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、前記第１ロードトランジスタと前記第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃと、前記第１ロードトランジスタのソースドレイン領域と前記第２ロードトランジスタのゲート電極を接続し、前記第２ロードトランジスタのソースドレイン領域と前記第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを含むコンタクトを開口する工程とを有し、基準電位を印加するための前記接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、前記共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。 According to another aspect of the present invention, there is provided a method for manufacturing a semiconductor memory device, comprising: a first inverter having a first driver transistor and a first load transistor formed on a semiconductor substrate to form a first memory node; A second inverter having a second driver transistor and a second load transistor configured to form a second storage node; a first transfer transistor connected to the first storage node; and a second transfer node connected to the second storage node A semiconductor memory device having a second transfer transistor, wherein a plurality of memory cells connected to a bit line via the first transfer transistor and connected to an inverted bit line via the second transfer transistor are integrated. In addition, the first driver transistor, the first load transistor, and the first transfer transistor in the semiconductor substrate. Forming a gate insulating film on channel forming regions of the second driver transistor, the second load transistor, and the second transfer transistor, forming a gate electrode on the gate insulating film, and the gate Forming a source / drain region in the semiconductor substrate at a side of an electrode; and the first driver transistor, the first load transistor, the first transfer transistor, the second driver transistor, and the second load on the semiconductor substrate. Forming an insulating film covering the transistor and the second transfer transistor, and a ground contact for applying a reference potential to the source and drain regions of the first driver transistor and the second driver transistor with respect to the insulating film Cg and the first load transistor A power source potential contact Cc for applying a power source potential to a source / drain region of the second load transistor; a source / drain region of the first load transistor and a gate electrode of the second load transistor are connected; A step of opening a contact including a common contact Cs connecting a source / drain region of the first load transistor and a gate electrode of the first load transistor, and applying the ground potential Cg for applying a reference potential and applying a power supply potential The diameter of the power supply potential contact Cc is made larger than the diameter of other contacts excluding the common contact Cs.

上記の本発明の半導体記憶装置の製造方法は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、第１転送トランジスタを介してビットラインに、第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積された半導体記憶装置の製造方法である。
まず、半導体基板における第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ及び第２転送トランジスタのチャネル形成領域上にゲート絶縁膜を形成する。
次に、ゲート絶縁膜上にゲート電極を形成する。
次に、ゲート電極の側部における半導体基板にソースドレイン領域を形成する。
次に、半導体基板における第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ及び第２転送トランジスタを被覆する絶縁膜を形成する。
次に、絶縁膜に対して、第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃと、第１ロードトランジスタのソースドレイン領域と第２ロードトランジスタのゲート電極を接続し、第２ロードトランジスタのソースドレイン領域と第１ロードトランジスタのゲート電極を接続する共通コンタクトＣｓを含むコンタクトを開口する。
ここで、基準電位を印加するための前記接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。 The method of manufacturing a semiconductor memory device according to the present invention includes a first inverter having a first driver transistor and a first load transistor formed on a semiconductor substrate and having a first memory node, and a semiconductor substrate. A second inverter having a second driver transistor and a second load transistor to form a second storage node, a first transfer transistor connected to the first storage node, and a second transfer connected to the second storage node This is a method of manufacturing a semiconductor memory device in which a plurality of memory cells each having a transistor and connected to a bit line via a first transfer transistor and to an inverted bit line via a second transfer transistor are integrated.
First, a gate insulating film is formed on channel formation regions of the first driver transistor, the first load transistor, the first transfer transistor, the second driver transistor, the second load transistor, and the second transfer transistor in the semiconductor substrate.
Next, a gate electrode is formed on the gate insulating film.
Next, a source / drain region is formed in the semiconductor substrate at the side of the gate electrode.
Next, an insulating film that covers the first driver transistor, the first load transistor, the first transfer transistor, the second driver transistor, the second load transistor, and the second transfer transistor in the semiconductor substrate is formed.
Next, with respect to the insulating film, a ground contact Cg for applying a reference potential to the source / drain regions of the first driver transistor and the second driver transistor, and a power source for the source / drain regions of the first load transistor and the second load transistor A power source potential contact Cc for applying a potential is connected to the source / drain region of the first load transistor and the gate electrode of the second load transistor, and the source / drain region of the second load transistor is connected to the gate electrode of the first load transistor. A contact including the common contact Cs is opened.
Here, the diameter of the ground contact Cg for applying the reference potential and the diameter of the power supply potential contact Cc for applying the power supply potential are formed larger than the diameters of the other contacts excluding the common contact Cs.

本発明の半導体記憶装置は、６トランジスタ型ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。これにより、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。 In the semiconductor memory device of the present invention, in the 6-transistor type SRAM, the diameters of the ground contact Cg for applying the reference potential and the power supply potential contact Cc for applying the power supply potential are other contacts excluding the common contact Cs. It is formed larger than the diameter. As a result, the contact can be miniaturized, and the ground contact Cg and the power supply potential contact Cc are operated at the same potential as that of the semiconductor region that penetrates the shallow impurity region such as the extension region. Can be avoided.

本発明の半導体記憶装置の製造方法は、６トランジスタ型ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。このため、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。 According to the method of manufacturing a semiconductor memory device of the present invention, the diameter of the ground contact Cg for applying the reference potential and the power supply potential contact Cc for applying the power supply potential is excluded from the common contact Cs in the 6-transistor type SRAM. It is formed larger than the diameter of other contacts. For this reason, the contact can be miniaturized, and the ground contact Cg and the power supply potential contact Cc are operated at the same potential as the semiconductor region in the protruding portion even if they penetrate the shallow impurity region such as the extension region. Can be avoided.

図１（ａ）は本発明の第１実施形態に係る半導体記憶装置における６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図であり、図１（ｂ）は第１実施形態に係る半導体記憶装置における１つのメモリセルのレイアウトを示す平面図である。1A is an equivalent circuit diagram of one memory cell having six MOSFETs in the semiconductor memory device according to the first embodiment of the present invention, and FIG. 1B is a semiconductor memory device according to the first embodiment. 2 is a plan view showing a layout of one memory cell in FIG. 図２は本発明の第１実施形態に係る半導体記憶装置の８つのメモリセルのレイアウトを示す平面図である。FIG. 2 is a plan view showing a layout of eight memory cells of the semiconductor memory device according to the first embodiment of the present invention. 図３（ａ）は図２中のＡ−Ａ’における断面図であり、図３（ｂ）はＢ−Ｂ’における断面図である。3A is a cross-sectional view taken along A-A ′ in FIG. 2, and FIG. 3B is a cross-sectional view taken along B-B ′. 図４（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。4A and 4B are cross-sectional views illustrating the manufacturing process of the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention. 図５（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。5A and 5B are cross-sectional views showing the manufacturing process of the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention. 図６（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。6A and 6B are cross-sectional views illustrating the manufacturing process of the method of manufacturing the semiconductor memory device according to the first embodiment of the present invention. 図７（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。7A and 7B are cross-sectional views illustrating the manufacturing process of the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention. 図８（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。8A and 8B are cross-sectional views illustrating the manufacturing process of the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention. 図９（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。FIGS. 9A and 9B are cross-sectional views illustrating manufacturing steps of the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention. 図１０（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。FIGS. 10A and 10B are cross-sectional views illustrating manufacturing steps of the method for manufacturing the semiconductor memory device according to the first embodiment of the present invention. 図１１は本発明の第１実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図である。FIG. 11 is a cross-sectional view showing a manufacturing process of the manufacturing method of the semiconductor memory device according to the first embodiment of the present invention. 図１２は本発明の第２実施形態に係る半導体記憶装置における１つのメモリセルのレイアウトを示す平面図である。FIG. 12 is a plan view showing a layout of one memory cell in the semiconductor memory device according to the second embodiment of the present invention. 図１３は本発明の第２実施形態に係る半導体記憶装置の８つのメモリセルのレイアウトを示す平面図である。FIG. 13 is a plan view showing the layout of eight memory cells of the semiconductor memory device according to the second embodiment of the present invention. 図１４（ａ）は従来例に係る半導体記憶装置における６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図であり、図１４（ｂ）は従来例に係る半導体記憶装置における１つのメモリセルのレイアウトを示す平面図である。FIG. 14A is an equivalent circuit diagram of one memory cell having six MOSFETs in the semiconductor memory device according to the conventional example, and FIG. 14B is a layout of one memory cell in the semiconductor memory device according to the conventional example. FIG. 図１５は従来例に係る半導体記憶装置の８つのメモリセルのレイアウトを示す平面図である。FIG. 15 is a plan view showing a layout of eight memory cells of a conventional semiconductor memory device. 図１６（ａ）は図１５中のＡ−Ａ’における断面図であり、図１６（ｂ）はＢ−Ｂ’における断面図である。16A is a cross-sectional view taken along the line A-A ′ in FIG. 15, and FIG. 16B is a cross-sectional view taken along the line B-B ′. 図１７（ａ）〜（ｃ）は、ＳＲＡＭの代表的な特性であるＳＮＭ（Static-Noise-Margin）を示す模式図である。FIGS. 17A to 17C are schematic diagrams showing SNM (Static-Noise-Margin) which is a typical characteristic of SRAM.

以下、本発明の実施形態に係る半導体記憶装置及びその製造方法について図面を参照して説明する。 A semiconductor memory device and a manufacturing method thereof according to embodiments of the present invention will be described below with reference to the drawings.

尚、説明は以下の順序で行う。
１．第１実施形態（Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＜Ｃｓである形態）
２．第２実施形態（Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓである形態） The description will be given in the following order.
1. First Embodiment (Cb = Cn = Cw <Cc = Cg <Cs)
2. Second Embodiment (Cb = Cn = Cw <Cc = Cg = Cs)

＜第１実施形態＞
［半導体記憶装置のレイアウト］
本実施形態に係る半導体記憶装置はＳＲＡＭである。
図１（ａ）は、本実施形態に係るＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図である。本実施形態に係るＳＲＡＭは、この構成のメモリセルが複数個集積されている。 <First Embodiment>
[Layout of semiconductor memory device]
The semiconductor memory device according to this embodiment is an SRAM.
FIG. 1A is an equivalent circuit diagram of one memory cell having six MOSFETs in the SRAM according to the present embodiment. In the SRAM according to the present embodiment, a plurality of memory cells having this configuration are integrated.

例えば、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２を有する。
例えば、第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２はＰＭＯＳトランジスタである。第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２はＮＭＯＳトランジスタである。第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２はＮＭＯＳトランジスタである。 For example, the first load transistor LTr1, the second load transistor LTr2, the first driver transistor DTr1, the second driver transistor DTr2, the first transfer transistor TTr1, and the second transfer transistor TTr2.
For example, the first load transistor LTr1 and the second load transistor LTr2 are PMOS transistors. The first driver transistor DTr1 and the second driver transistor DTr2 are NMOS transistors. The first transfer transistor TTr1 and the second transfer transistor TTr2 are NMOS transistors.

図１（ｂ）は、本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上６つのトランジスタを有する１個のメモリセルＭＣを示している。
例えば、第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。 FIG. 1B is a plan view showing the layout of the memory cell according to this embodiment, and shows one memory cell MC having six transistors on the drawing.
For example, the first P-type semiconductor region P1, the second P-type semiconductor region P2, the first N-type semiconductor region N1, and the second N-type semiconductor region N2 are isolated by the element isolation insulating film I.
The first P-type semiconductor region P1, the second P-type semiconductor region P2, the first N-type semiconductor region N1, and the second N-type semiconductor region N2 are each configured by, for example, a well formed in a semiconductor substrate.

上記の６個のトランジスタを構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電層として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。 The first gate electrode G1, the second gate electrode G2, the third gate electrode G3, the fourth gate electrode G4, the fifth gate electrode G5, so as to cross over the respective semiconductor regions at the positions constituting the above six transistors, Sixth gate electrodes G6 are each formed in the illustrated layout. Here, the first gate electrode G1 and the second gate electrode G2 are configured as a continuous conductive layer, and the fourth gate electrode G4 and the fifth gate electrode G5 are the same.

また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ１が形成されている。
共通コンタクトＣｓ１と記憶ノードコンタクトＣｎ１は上層配線で接続され、この部分が図１（ａ）に示す第１記憶ノードＮＤとなる。 Further, an opening is formed in the source / drain region connecting the first driver transistor DTr1 and the first transfer transistor TTr1, and the storage node contact Cn1 is formed.
The common contact Cs1 and the storage node contact Cn1 are connected by an upper layer wiring, and this portion becomes the first storage node ND shown in FIG.

また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、記憶ノードコンタクトＣｎ２が形成されている。
共通コンタクトＣｓ２と記憶ノードコンタクトＣｎ２は上記と同様に上層配線で接続され、この部分が図１（ａ）に示す第２記憶ノードＮＤ／となる。 In addition, an opening is formed in the source / drain region connecting the second driver transistor DTr2 and the second transfer transistor TTr2, and a storage node contact Cn2 is formed.
The common contact Cs2 and the storage node contact Cn2 are connected by the upper layer wiring as described above, and this portion becomes the second storage node ND / shown in FIG.

以下においては、ビットコンタクトＣｂ１とビットコンタクトＣｂ２をまとめてビットコンタクトＣｂと称する。また、記憶ノードコンタクトＣｎ１と記憶ノードコンタクトＣｎ２をまとめて記憶ノードコンタクトＣｎと称する。また、接地コンタクトＣｇ１と接地コンタクトＣｇ２をまとめて接地コンタクトＣｇと称する。
また、共通コンタクトＣｓ１と共通コンタクトＣｓ２をまとめて共通コンタクトＣｓと称し、電源電位コンタクトＣｃ１と電源電位コンタクトＣｃ２をまとめて電源電位コンタクトＣｃと称する。
また、ワードコンタクトＣｗ１とワードコンタクトＣｗ２をまとめてワードコンタクトＣｗと称する。 Hereinafter, the bit contact Cb1 and the bit contact Cb2 are collectively referred to as a bit contact Cb. Storage node contact Cn1 and storage node contact Cn2 are collectively referred to as storage node contact Cn. The ground contact Cg1 and the ground contact Cg2 are collectively referred to as a ground contact Cg.
Further, the common contact Cs1 and the common contact Cs2 are collectively referred to as a common contact Cs, and the power supply potential contact Cc1 and the power supply potential contact Cc2 are collectively referred to as a power supply potential contact Cc.
The word contact Cw1 and the word contact Cw2 are collectively referred to as a word contact Cw.

上記のようにして、１つのメモリセルＭＣが構成されている。
本実施形態のメモリセルＭＣにおいては、上記の基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
具体的には、接地コンタクトＣｇ、電源電位コンタクトＣｃ、共通コンタクトＣｓ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂ、ワードコンタクトＣｗの径について、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＜Ｃｓとなっている。 As described above, one memory cell MC is configured.
In the memory cell MC of the present embodiment, the diameters of the ground contact Cg for applying the reference potential and the power supply potential contact Cc for applying the power supply potential are larger than the diameters of other contacts excluding the common contact Cs. Largely formed.
Specifically, the diameters of the ground contact Cg, the power supply potential contact Cc, the common contact Cs, the storage node contact Cn, the bit contact Cb, and the word contact Cw are Cb = Cn = Cw <Cc = Cg <Cs.

図２は、本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上８つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４を示している。
各メモリセルは、それぞれ図１（ｂ）に示す構成を有するが、隣接するメモリセルに対して鏡面反転させたパターンとなっている。
上記のビットコンタクトＣｂ、ワードコンタクトＣｗ、電源電位コンタクトＣｃ及び接地コンタクトＣｇは、それぞれ、隣接するメモリセル間で共有されている。 FIG. 2 is a plan view showing the layout of the memory cell according to this embodiment, and shows eight memory cells MC11, MC12, MC13, MC14, MC21, MC22, MC23, MC24 on the drawing.
Each memory cell has the configuration shown in FIG. 1B, but has a pattern that is mirror-inverted with respect to adjacent memory cells.
The bit contact Cb, the word contact Cw, the power supply potential contact Cc, and the ground contact Cg are respectively shared between adjacent memory cells.

［半導体記憶装置の断面構成］
図３（ａ）は、図２中のＡ−Ａ’における断面図であり、図３（ｂ）は図２中のＢ−Ｂ’における断面図である。
図３（ａ）は、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ及び接地コンタクトＣｇを含む面での断面であり、図３（ｂ）は、共通コンタクトＣｓ及び電源電位コンタクトＣｃを含む面での断面である。 [Cross-sectional structure of semiconductor memory device]
3A is a cross-sectional view taken along line AA ′ in FIG. 2, and FIG. 3B is a cross-sectional view taken along line BB ′ in FIG.
FIG. 3A is a cross section in a plane including the bit contact Cb, the storage node contact Cn, and the ground contact Cg, and FIG. 3B is a cross section in a plane including the common contact Cs and the power supply potential contact Cc. is there.

例えば、半導体基板に上記の第１Ｐ型半導体領域Ｐ１となるＰ型半導体領域１０ａ及び第１Ｎ型半導体領域Ｎ１となるＮ型半導体領域１０ｂが、それぞれウェルとして形成されている。Ｐ型半導体領域１０ａ及びＮ型半導体領域１０ｂは、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１で区分されている。 For example, a P-type semiconductor region 10a to be the first P-type semiconductor region P1 and an N-type semiconductor region 10b to be the first N-type semiconductor region N1 are formed as wells on the semiconductor substrate. The P-type semiconductor region 10a and the N-type semiconductor region 10b are separated by an STI (Shallow Trench Isolation) type element isolation insulating film 11.

Ｐ型半導体領域１０ａ及びＮ型半導体領域１０ｂにおいて、トランジスタのチャネル形成流域上における表層に酸化シリコンなどからなるゲート絶縁膜２０がそれぞれ形成されている。その上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極２１ａが形成されている。
Ｐ型半導体領域１０ａにおいて、ゲート絶縁膜２０の上層にポリシリコンなどからなり、上記の第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２となるゲート電極２１ａが形成されている。
また、Ｎ型半導体領域１０ｂにおいて、ゲート絶縁膜２０の上層にポリシリコンなどからなり、上記の第３ゲート電極Ｇ３及び第５ゲート電極Ｇ５となるゲート電極２１ｂが形成されている。 In the P-type semiconductor region 10a and the N-type semiconductor region 10b, a gate insulating film 20 made of silicon oxide or the like is formed on the surface layer on the channel formation flow region of the transistor. On the upper layer, a gate electrode 21a made of polysilicon or the like and serving as the first gate electrode G1 and the second gate electrode G2 is formed.
In the P-type semiconductor region 10a, a gate electrode 21a made of polysilicon or the like and serving as the first gate electrode G1 and the second gate electrode G2 is formed above the gate insulating film 20.
In the N-type semiconductor region 10b, a gate electrode 21b made of polysilicon or the like and serving as the third gate electrode G3 and the fifth gate electrode G5 is formed in the upper layer of the gate insulating film 20.

また、ゲート電極２１ａ及びゲート電極２１ｂの側部における半導体基板上にサイドウォール絶縁膜２２が形成されている。
Ｐ型半導体領域１０ａにおいて、サイドウォール絶縁膜２２の下部における半導体基板中にＮ型のエクステンション領域１２ａあるいはＬＤＤ（Lightly Doped Drain）領域と称せられる浅い不純物領域が形成されている。さらにサイドウォール絶縁膜２２の側部における半導体基板中にＮ型のソースドレイン領域１３ａが形成されている。
Ｎ型半導体領域１０ｂにおいて、サイドウォール絶縁膜２２の下部における半導体基板中にＰ型のエクステンション領域１２あるいはＬＤＤ領域が形成されている。さらにサイドウォール絶縁膜２２の側部における半導体基板中にＰ型のソースドレイン領域１３ｂが形成されている。 A sidewall insulating film 22 is formed on the semiconductor substrate at the side portions of the gate electrode 21a and the gate electrode 21b.
In the P-type semiconductor region 10a, a shallow impurity region called an N-type extension region 12a or an LDD (Lightly Doped Drain) region is formed in the semiconductor substrate below the sidewall insulating film 22. Further, an N-type source / drain region 13a is formed in the semiconductor substrate on the side portion of the sidewall insulating film 22.
In the N-type semiconductor region 10b, a P-type extension region 12 or an LDD region is formed in the semiconductor substrate below the sidewall insulating film 22. Further, a P-type source / drain region 13b is formed in the semiconductor substrate on the side portion of the sidewall insulating film 22.

上記のようにして、ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒが形成されている。
ドライバトランジスタＤＴｒ、転送トランジスタＴＴｒ及びロードトランジスタＬＴｒを被覆して、全面に酸化シリコンなどからなる層間絶縁膜３０が形成されている。 As described above, the driver transistor DTr, the transfer transistor TTr, and the load transistor LTr are formed.
An interlayer insulating film 30 made of silicon oxide or the like is formed on the entire surface so as to cover the driver transistor DTr, the transfer transistor TTr, and the load transistor LTr.

Ｐ型半導体領域１０ａにおいて、層間絶縁膜３０に対して、隣接するメモリセルの転送トランジスタＴＴｒの間の領域へのビットコンタクトＣｂが開口されている。また、ドライバトランジスタＤＴｒと転送トランジスタＴＴｒの間の領域への記憶ノードコンタクトＣｎが開口されている。また、隣接するメモリセルのドライバトランジスタＤＴｒの間の領域への接地コンタクトＣｇが開口されている。 In the P-type semiconductor region 10a, the bit contact Cb to the region between the transfer transistors TTr of adjacent memory cells is opened with respect to the interlayer insulating film 30. In addition, a storage node contact Cn to the region between the driver transistor DTr and the transfer transistor TTr is opened. In addition, a ground contact Cg is opened to a region between driver transistors DTr of adjacent memory cells.

Ｎ型半導体領域１０ｂにおいては、隣接するメモリセルのロードトランジスタＬＴｒの間の領域への電源電位コンタクトＣｃが開口されている。
また、ロードトランジスタＬＴｒのソースドレイン領域からと同一メモリセルの他方のロードトランジスタのゲート電極までを連通して開口する共通コンタクトＣｓが開口されている。
共通コンタクトＣｓ内のサイドウォール絶縁膜２２は、他の部分のサイドウォール絶縁膜より後退している。 In N-type semiconductor region 10b, a power supply potential contact Cc is opened to a region between load transistors LTr of adjacent memory cells.
In addition, a common contact Cs that opens from the source / drain region of the load transistor LTr to the gate electrode of the other load transistor of the same memory cell is opened.
The sidewall insulating film 22 in the common contact Cs is recessed from the other portions of the sidewall insulating film.

図１（ｂ）、図２及び図３に示すように、接地コンタクトＣｇと電源電位コンタクトＣｃがサイドウォール絶縁膜ＳＤ（２２）の形成領域と重なり領域を有する。
重なり領域におけるサイドウォール絶縁膜ＳＤ（２２）が除去されており、接地コンタクトＣｇと電源電位コンタクトＣｃが共通コンタクトＣｓを除く他のコンタクトより半導体基板と接する面積が大きく形成されている。 As shown in FIGS. 1B, 2 and 3, the ground contact Cg and the power supply potential contact Cc have a region overlapping with the region where the sidewall insulating film SD (22) is formed.
The sidewall insulating film SD (22) in the overlapping region is removed, and the area where the ground contact Cg and the power supply potential contact Cc are in contact with the semiconductor substrate is larger than the other contacts except the common contact Cs.

ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、接地コンタクトＣｇ、電源電位コンタクトＣｃ及び共通コンタクトＣｓの内部に、導電性材料によるプラグ３１が埋め込まれている。
上記のプラグ３１に接続して、パターニングされた導電性材料により上層配線３２が形成されている。
上記の層間絶縁膜３０及び上層配線３２の上層に、さらなる絶縁膜及び配線が適宜積層されている。 A plug 31 made of a conductive material is embedded in the bit contact Cb, the storage node contact Cn, the ground contact Cg, the power supply potential contact Cc, and the common contact Cs.
An upper wiring 32 is formed of a patterned conductive material connected to the plug 31.
Further insulating films and wirings are appropriately stacked on the interlayer insulating film 30 and the upper wiring 32 described above.

本実施形態に係るメモリセルＭＣの面積は、例えば図１（ｂ）におけるＬ１が１．０μｍ、Ｌ２が０．４１μｍ程度である。 The area of the memory cell MC according to the present embodiment is, for example, about 1.01 μm for L1 and about 0.41 μm for L2 in FIG.

例えば、第３ゲート電極Ｇ３のゲート長は４０ｎｍ程度であり、第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２のゲート長は５０ｎｍ程度である。
例えば、ワードコンタクトＣｗ、記憶ノードコンタクトＣｎ及びビットコンタクトＣｂの各コンタクトは８０ｎｍ×８０ｎｍ程度の大きさである。
例えば、接地コンタクトＣｇ及び電源電位コンタクトＣｃの各コンタクトは１１０ｎｍ×８０ｎｍ程度の大きさである。
また、記憶ノードコンタクトＣｎ及びビットコンタクトＣｂと近接するゲート電極の間の距離は４０ｎｍ程度である。
また、接地コンタクトＣｇ及び電源電位コンタクトＣと近接するゲート電極の間の距離は２５ｎｍ程度である。 For example, the gate length of the third gate electrode G3 is about 40 nm, and the gate lengths of the first gate electrode G1 and the second gate electrode G2 are about 50 nm.
For example, each contact of the word contact Cw, the storage node contact Cn, and the bit contact Cb has a size of about 80 nm × 80 nm.
For example, each contact of the ground contact Cg and the power supply potential contact Cc has a size of about 110 nm × 80 nm.
The distance between the storage node contact Cn and the bit contact Cb and the adjacent gate electrode is about 40 nm.
The distance between the ground contact Cg and the power supply potential contact C and the adjacent gate electrode is about 25 nm.

ＳＲＡＭ動作において、電源電位コンタクトＣｃ，接地コンタクトＣｇ，ビットコンタクトＣｂ，記憶ノードコンタクトＣｎの各コンタクトの動作電圧範囲は以下のように設定される。
Ｃｃ：Ｖｃｃで固定，Ｃｇ：０Ｖで固定，Ｃｂ：０Ｖ〜Ｖｃｃで変動，Ｃｎ：０Ｖ〜Ｖｃｃで変動 In the SRAM operation, the operating voltage range of each of the power supply potential contact Cc, the ground contact Cg, the bit contact Cb, and the storage node contact Cn is set as follows.
Cc: Fixed at Vcc, Cg: Fixed at 0 V, Cb: Fluctuated from 0 V to Vcc, Cn: Fluctuated from 0 V to Vcc

一方、Ｐ型ウェルは０Ｖで固定され、Ｎ型ウェルはＶｃｃで固定される。
つまり、電源電位コンタクトＣｃとＮ型ウェル及び接地コンタクトＣｇとＰ型ウェルはＳＲＡＭ動作中、常に同電位であることになる。 On the other hand, the P-type well is fixed at 0 V, and the N-type well is fixed at Vcc.
That is, the power supply potential contact Cc and the N-type well and the ground contact Cg and the P-type well are always at the same potential during the SRAM operation.

本実施形態のＳＲＡＭは、低電圧動作確保のために、電源電位コンタクトＣｃ及び接地コンタクトＣｇのコンタクト径をワードコンタクトＣｗ、記憶ノードコンタクトＣｎ及びビットコンタクトＣｂより大きくしている。
上記の構成を実現するため、電源電位コンタクトＣｃ及び接地コンタクトＣｇにおいて、サイドウォール絶縁膜ＳＤ（２２）との重なり領域のサイドウォール絶縁膜ＳＤ（２２）が除去されている。
電源電位コンタクトＣｃ及び接地コンタクトＣｇと半導体基板の活性領域の接触面積を確保した構造となっている。
これにより、電源電位コンタクトＣｃと接地コンタクトＣｇのコンタクト抵抗の悪化を抑制でき、安定な低電圧動作を有するＳＲＡＭ特性が実現できる。
一方、電源電位コンタクトＣｃとＮ型半導体領域１０ｂはＳＲＡＭ動作中、電源電位Ｖｃで同電位である。また、接地コンタクトＣｇとＰ型半導体領域１０ａはＳＲＡＭ動作中、接地電位Ｖｓで同電位である。
このため、電源電位コンタクトＣｃと接地コンタクトＣｇがサイドウォール絶縁膜ＳＤ（２２）を突き抜き、その下のエクステンション領域などの浅い不純物領域を突き抜いたとしても、リークは発生せず、ＳＲＡＭ動作には影響しない。 In the SRAM of this embodiment, the contact diameters of the power supply potential contact Cc and the ground contact Cg are made larger than those of the word contact Cw, the storage node contact Cn, and the bit contact Cb in order to ensure low voltage operation.
In order to realize the above configuration, the sidewall insulating film SD (22) in the region overlapping the sidewall insulating film SD (22) is removed from the power supply potential contact Cc and the ground contact Cg.
The power supply potential contact Cc, the ground contact Cg, and the active area of the semiconductor substrate are secured.
As a result, deterioration of the contact resistance between the power supply potential contact Cc and the ground contact Cg can be suppressed, and an SRAM characteristic having a stable low voltage operation can be realized.
On the other hand, the power supply potential contact Cc and the N-type semiconductor region 10b are at the same potential as the power supply potential Vc during the SRAM operation. The ground contact Cg and the P-type semiconductor region 10a are at the same potential as the ground potential Vs during the SRAM operation.
For this reason, even if the power supply potential contact Cc and the ground contact Cg penetrate the sidewall insulating film SD (22) and penetrate a shallow impurity region such as an extension region below the sidewall insulation film SD (22), no leakage occurs and SRAM operation is performed. Has no effect.

本実施形態に係る半導体記憶装置によれば、ＳＲＡＭにおいて、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための前記電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成されている。
これにより、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。 According to the semiconductor memory device of this embodiment, in the SRAM, the diameters of the ground contact Cg for applying the reference potential and the power supply potential contact Cc for applying the power supply potential are other than the common contact Cs. It is formed larger than the diameter of the contact.
As a result, the contact can be miniaturized, and the ground contact Cg and the power supply potential contact Cc are operated at the same potential as that of the semiconductor region that penetrates the shallow impurity region such as the extension region. Can be avoided.

電源電位コンタクトＣｃと接地コンタクトＣｇの径が共通コンタクトを除くコンタクトの径より大きい構成であればよく、コンタクト抵抗の悪化を招かない範囲で各コンタクトを縮小することでメモリセルＭＣ全体のサイズ縮小に寄与することができる。 The power supply potential contact Cc and the ground contact Cg may be configured to have a larger diameter than the contact diameter except for the common contact, and the size of the entire memory cell MC can be reduced by reducing each contact within a range in which contact resistance is not deteriorated. Can contribute.

［半導体記憶装置の製造方法］
次に、本実施形態に係る半導体記憶装置であるＳＲＡＭの製造方法について、図４（ａ）及び（ｂ）〜図１０（ａ）及び（ｂ）の製造方法の製造工程を示す断面図を参照して説明する。
図４（ａ）〜図１０（ａ）は図３（ａ）に対応する断面図であり、図４（ｂ）〜図１０（ｂ）は図３（ｂ）に対応する断面図である。 [Method of Manufacturing Semiconductor Memory Device]
Next, regarding the method of manufacturing the SRAM which is the semiconductor memory device according to the present embodiment, refer to cross-sectional views showing the manufacturing steps of the manufacturing method of FIGS. 4 (a) and (b) to FIG. 10 (a) and FIG. To explain.
4 (a) to 10 (a) are cross-sectional views corresponding to FIG. 3 (a), and FIGS. 4 (b) to 10 (b) are cross-sectional views corresponding to FIG. 3 (b).

例えば、図４（ａ）及び（ｂ）に示すように、半導体基板にイオン注入などによりＰ型半導体領域とＮ型半導体領域となる領域を区分するように、ＳＴＩ（Shallow Trench Isolation）法による素子分離絶縁膜１１を形成する。
次に、素子分離絶縁膜１１で区分されたＰ型半導体領域となる領域にイオン注入によりＰ型不純物を導入し、Ｐ型半導体領域１０ａを形成する。また、Ｎ型半導体領域となる領域にイオン注入によりＮ型不純物を導入し、Ｎ型半導体領域１０ｂを形成する。
次に、トランジスタの閾値（Ｖｔｈ）調整のイオン注入を適宜行う。 For example, as shown in FIGS. 4A and 4B, an element by an STI (Shallow Trench Isolation) method is used so that a region to be a P-type semiconductor region and an N-type semiconductor region is divided into a semiconductor substrate by ion implantation or the like. An isolation insulating film 11 is formed.
Next, a P-type impurity is introduced into a region to be a P-type semiconductor region divided by the element isolation insulating film 11 by ion implantation to form a P-type semiconductor region 10a. Further, an N-type impurity is introduced into the region to be the N-type semiconductor region by ion implantation to form the N-type semiconductor region 10b.
Next, ion implantation for adjusting the threshold value (Vth) of the transistor is appropriately performed.

次に、例えば熱酸化処理などによりゲート絶縁膜２０を形成し、ＣＶＤ（Chemical Vapor Deposition）法などによりポリシリコンなどの導電層を堆積する。次に、フォトリソグラフィによるゲート電極パターンのレジスト膜の形成及びドライエッチング処理などによるゲートパターニング加工を行い、ゲート電極のパターンに加工してゲート電極２１を形成する。 Next, the gate insulating film 20 is formed by, for example, thermal oxidation, and a conductive layer such as polysilicon is deposited by a CVD (Chemical Vapor Deposition) method or the like. Next, formation of a gate electrode pattern resist film by photolithography and gate patterning processing such as dry etching are performed, and the gate electrode 21 is formed by processing into a gate electrode pattern.

次に、例えば、図５（ａ）及び（ｂ）に示すように、ゲート電極２１をマスクとしてイオン注入を行い、ゲート電極２１の側部におけるＰ型半導体領域１０ａにおいてＮ型のエクステンション領域１２ａを形成する。また、ゲート電極２１の側部におけるＮ型半導体領域１０ｂにおいてＰ型のエクステンション領域１２ｂを形成する。
例えば、Ｎ型のエクステンション領域１２ａは、Ａｓを２ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２のドーズ量でイオン注入して形成する。
例えば、Ｐ型のエクステンション領域１２ｂは、ＢＦ_２を１．５ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２のドーズ量でイオン注入して形成する。 Next, for example, as shown in FIGS. 5A and 5B, ion implantation is performed using the gate electrode 21 as a mask, and an N-type extension region 12 a is formed in the P-type semiconductor region 10 a on the side of the gate electrode 21. Form. A P-type extension region 12b is formed in the N-type semiconductor region 10b on the side of the gate electrode 21.
For example, the N-type extension region 12a is formed by ion implantation of As at a dose of 1 × 10 ¹⁵ cm ⁻² with energy of 2 keV.
For example, the P-type extension region 12b is formed by ion-implanting BF ₂ with an energy of 1.5 keV and a dose of 1 × 10 ¹⁵ cm ⁻² .

次に、例えば、図６（ａ）及び（ｂ）に示すように、ＣＶＤ法により全面に酸化シリコンを堆積し、ゲート電極２１の側部を残すように前面にエッチバックして、サイドウォール絶縁膜２２を形成する。 Next, for example, as shown in FIGS. 6A and 6B, silicon oxide is deposited on the entire surface by the CVD method, and etched back on the front surface so as to leave the side portion of the gate electrode 21, thereby insulating the sidewall. A film 22 is formed.

次に、例えば、図７（ａ）及び（ｂ）に示すように、ゲート電極２１及びサイドウォール絶縁膜２２をマスクとしてイオン注入を行い、サイドウォール絶縁膜２２の側部におけるＰ型半導体領域１０ａにおいてＮ型のソースドレイン領域１３ａを形成する。また、サイドウォール絶縁膜２２の側部におけるＮ型半導体領域１０ｂにおいてＰ型のソースドレイン領域１３ｂを形成する。
例えば、Ｎ型のソースドレイン領域１３ａは、Ａｓを３０ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２のドーズ量でイオン注入して形成する。
例えば、Ｐ型のソースドレイン領域１３ｂは、Ｂを５ｋｅＶのエネルギーで１×１０^１５ｃｍ^−２のドーズ量でイオン注入して形成する。
次に、ＲＴＡ（Rapid Thermal Annealing）熱処理を行い、不純物の活性化を行う。
上記のＮ型のソースドレイン領域１３ａを形成する工程により、Ｐ型半導体領域１０ａ上のゲート電極２１はＮ型のゲート電極２１ａとなる。また、Ｐ型のソースドレイン領域１３ｂを形成する工程により、Ｎ型半導体領域１０ｂ上のゲート電極２１はＰ型のゲート電極２１ｂとなる。 Next, for example, as shown in FIGS. 7A and 7B, ion implantation is performed using the gate electrode 21 and the sidewall insulating film 22 as a mask, and a P-type semiconductor region 10 a on the side portion of the sidewall insulating film 22. N-type source / drain regions 13a are formed. Further, a P-type source / drain region 13 b is formed in the N-type semiconductor region 10 b on the side portion of the sidewall insulating film 22.
For example, the N-type source / drain region 13a is formed by ion-implanting As at a dose of 1 × 10 ¹⁵ cm ⁻² with energy of 30 keV.
For example, the P-type source / drain region 13b is formed by ion-implanting B with an energy of 5 keV and a dose of 1 × 10 ¹⁵ cm ⁻² .
Next, RTA (Rapid Thermal Annealing) heat treatment is performed to activate the impurities.
By the step of forming the N-type source / drain region 13a, the gate electrode 21 on the P-type semiconductor region 10a becomes the N-type gate electrode 21a. Further, the gate electrode 21 on the N-type semiconductor region 10b becomes the P-type gate electrode 21b by the step of forming the P-type source / drain region 13b.

次に、例えば、図８（ａ）及び（ｂ）に示すように、スパッタリング法により全面に、コバルト、ニッケル、タングステンあるいはプラチナなどの高融点金属を堆積させ、自己整合的にシリサイド化処理を行う。
これにより、ゲート電極２１ａ及びゲート電極２１ｂの上面から高融点金属シリサイド化し、高融点金属シリサイド層２３が形成される。
また、Ｎ型のソースドレイン領域１３ａ及びＮ型半導体領域１０ｂの上面から高融点金属シリサイド化し、高融点金属シリサイド層１４が形成される。
シリサイド化処理の後、未反応の高融点金属は除去する。 Next, for example, as shown in FIGS. 8A and 8B, a refractory metal such as cobalt, nickel, tungsten, or platinum is deposited on the entire surface by sputtering, and silicidation is performed in a self-aligned manner. .
Thereby, refractory metal silicide is formed from the upper surfaces of the gate electrode 21a and the gate electrode 21b, and the refractory metal silicide layer 23 is formed.
Further, refractory metal silicide is formed from the upper surfaces of the N-type source / drain region 13a and the N-type semiconductor region 10b, and a refractory metal silicide layer 14 is formed.
After the silicidation treatment, the unreacted refractory metal is removed.

次に、例えば、図９（ａ）及び（ｂ）に示すように、ＣＶＤ法により酸化シリコンを堆積させて層間絶縁膜３０を形成し、ＣＭＰ（Chemical Mechanical Polishing）処理により平坦化する。 Next, for example, as shown in FIGS. 9A and 9B, silicon oxide is deposited by CVD to form an interlayer insulating film 30, and planarized by CMP (Chemical Mechanical Polishing).

次に、例えば、図１０（ａ）及び（ｂ）に示すように、フォトリソグラフィによるコンタクト開口パターンのレジスト膜の形成及びドライエッチング処理などによるコンタクト開口加工を行う。
上記により、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、電源電位コンタクトＣｃ、接地コンタクトＣｇ、共通コンタクトＣｓ及びワードコンタクトＣｗ（不図示）を形成する。 Next, for example, as shown in FIGS. 10A and 10B, contact opening processing is performed by forming a resist film having a contact opening pattern by photolithography and dry etching.
As described above, the bit contact Cb, the storage node contact Cn, the power supply potential contact Cc, the ground contact Cg, the common contact Cs, and the word contact Cw (not shown) are formed.

上記のコンタクト形成工程において、ビットコンタクトＣｂと記憶ノードコンタクトＣｎは、サイドウォール絶縁膜ＳＤ（２２）を突き抜かないように、小さなコンタクトにする。
一方、電源電位コンタクトＣｃと接地コンタクトＣｇは、ビットコンタクトＣｂと記憶ノードコンタクトＣｎより大きいサイズのコンタクトを開口し、電源電位コンタクトＣｃと接地コンタクトＣｇと重なる領域におけるサイドウォール絶縁膜を除去する。
また、共通コンタクトＣｓは、ロードトランジスタＬＴｒのソースドレイン領域からと同一メモリセルの他方のロードトランジスタのゲート電極までを連通して開口する。即ち、インバータのゲート電極と記憶ノードとなる活性領域（Node Active Area）を連通するように開口する。共通コンタクトＣｓ内のサイドウォール絶縁膜２２はがエッチングされて後退し、縮小したサイドウォール絶縁膜２２ｂとなる。
ワードコンタクトＣｗは、ゲート電極上のコンタクトであり、ゲート電極と接続できれば寸法に制限はない。 In the above contact formation step, the bit contact Cb and the storage node contact Cn are made small contacts so as not to penetrate the sidewall insulating film SD (22).
On the other hand, the power supply potential contact Cc and the ground contact Cg open contacts larger in size than the bit contact Cb and the storage node contact Cn, and remove the sidewall insulating film in the region overlapping the power supply potential contact Cc and the ground contact Cg.
The common contact Cs opens from the source / drain region of the load transistor LTr to the gate electrode of the other load transistor of the same memory cell. That is, an opening is formed so that the gate electrode of the inverter communicates with an active area (Node Active Area) serving as a storage node. The sidewall insulating film 22 in the common contact Cs is etched back and becomes a reduced sidewall insulating film 22b.
The word contact Cw is a contact on the gate electrode, and there is no limitation on the size as long as it can be connected to the gate electrode.

必要なコンタクトの寸法の関係は、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、電源電位コンタクトＣｃ及び接地コンタクトＣｇの各径について、Ｃｂ，Ｃｎ＜Ｃｃ，Ｃｇである。
共通コンタクトＣｓとワードコンタクトＣｗは上記目的に適えば寸法に制限はない。 The required contact dimension relationship is Cb, Cn <Cc, Cg for each diameter of the bit contact Cb, the storage node contact Cn, the power supply potential contact Cc, and the ground contact Cg.
The common contact Cs and the word contact Cw are not limited in size as long as they meet the above purpose.

次に、例えば、ビットコンタクトＣｂ、記憶ノードコンタクトＣｎ、電源電位コンタクトＣｃ、接地コンタクトＣｇ、共通コンタクトＣｓ及びワードコンタクトＣｗ内を埋め込むようにＣＶＤ法によりポリシリコンなどの導電体を堆積させる。次に、コンタクト外部の導電体をＣＭＰ処理などで平坦化除去し、プラグ３１を形成する。
次に、ＣＶＤ法によりポリシリコンなどの導電体を堆積させ、上層配線のパターンに加工して、プラグ３１に接続する上層配線３２を形成する。
上記の層間絶縁膜３０及び上層配線３２の上層に、さらなる絶縁膜及び配線を適宜積層する。
以上で、図１（ａ）及び（ｂ）、図２及び図３に示す構成の半導体記憶装置であるＳＲＡＭを製造することができる。 Next, for example, a conductor such as polysilicon is deposited by CVD so as to fill the bit contact Cb, the storage node contact Cn, the power supply potential contact Cc, the ground contact Cg, the common contact Cs, and the word contact Cw. Next, the conductor outside the contact is planarized and removed by CMP or the like, and the plug 31 is formed.
Next, a conductor such as polysilicon is deposited by a CVD method and processed into an upper layer wiring pattern to form an upper layer wiring 32 connected to the plug 31.
Further insulating films and wirings are appropriately stacked on the interlayer insulating film 30 and the upper wiring 32 described above.
With the above, an SRAM which is a semiconductor memory device having the configuration shown in FIGS. 1A and 1B, FIG. 2 and FIG. 3 can be manufactured.

本実施形態に係る半導体記憶装置の製造方法によれば、基準電位を印加するための接地コンタクトＣｇと、電源電位を印加するための電源電位コンタクトＣｃの径を、共通コンタクトＣｓを除く他のコンタクトの径より大きく形成する。
このため、コンタクトの微細化が可能であり、接地コンタクトＣｇと電源電位コンタクトＣｃはエクステンション領域などの浅い不純物領域を突き抜けても突き抜けた部分の半導体領域と同電位で動作されるので、リークの発生を回避することができる。 According to the method of manufacturing the semiconductor memory device according to the present embodiment, the diameters of the ground contact Cg for applying the reference potential and the power supply potential contact Cc for applying the power supply potential are set to other contacts except for the common contact Cs. It is formed larger than the diameter.
For this reason, the contact can be miniaturized, and the ground contact Cg and the power supply potential contact Cc are operated at the same potential as that of the semiconductor region that penetrates the shallow impurity region such as the extension region. Can be avoided.

図１１は、本実施形態に係る半導体記憶装置の製造方法の製造工程を示す断面図であり、接地コンタクトＣｇの開口工程を示す。
接地コンタクトＣｇの形成工程において、接地コンタクトＣｇがサイドウォール絶縁膜ＳＤ（２２）を突き抜き、図中Ｘで示すようにその下のエクステンション領域などの浅い不純物領域を突き抜いてしまう恐れがある。
この場合、接地コンタクトＣｇがＰ型半導体領域１０ａに接触することになる。しかしながら、接地コンタクトＣｇとＰ型半導体領域１０ａはＳＲＡＭ動作中、接地電位Ｖｓで同電位である。
このため、上記のように接地コンタクトＣｇがエクステンション領域などの浅い不純物領域を突き抜いたとしても、リークは発生せず、ＳＲＡＭ動作には影響しない。 FIG. 11 is a cross-sectional view showing the manufacturing process of the semiconductor memory device manufacturing method according to the present embodiment, and shows the opening process of the ground contact Cg.
In the step of forming the ground contact Cg, the ground contact Cg may pierce the sidewall insulating film SD (22) and pierce a shallow impurity region such as an extension region below the sidewall insulating film SD (22).
In this case, the ground contact Cg comes into contact with the P-type semiconductor region 10a. However, the ground contact Cg and the P-type semiconductor region 10a are at the same potential as the ground potential Vs during the SRAM operation.
For this reason, even if the ground contact Cg penetrates a shallow impurity region such as an extension region as described above, no leakage occurs and the SRAM operation is not affected.

また、電源電位コンタクトＣｃの形成においても電源電位コンタクトＣｃがサイドウォール絶縁膜ＳＤ（２２）を突き抜き、エクステンション領域などの浅い不純物領域を突き抜いてしまう恐れがある。
しかし、電源電位コンタクトＣｃとＮ型半導体領域１０ｂはＳＲＡＭ動作中、電源電位ＶＣで同電位である。
このため、上記のように電源電位コンタクトＣｃがエクステンション領域などの浅い不純物領域を突き抜いたとしても、リークは発生せず、ＳＲＡＭ動作には影響しない。 Also in the formation of the power supply potential contact Cc, the power supply potential contact Cc may pierce the sidewall insulating film SD (22) and pierce a shallow impurity region such as an extension region.
However, the power supply potential contact Cc and the N-type semiconductor region 10b are at the same potential as the power supply potential VC during the SRAM operation.
Therefore, even if the power supply potential contact Cc penetrates a shallow impurity region such as an extension region as described above, no leakage occurs and the SRAM operation is not affected.

＜第２実施形態＞
［半導体記憶装置のレイアウト］
本実施形態に係る半導体記憶装置はＳＲＡＭである。
図１２本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上６つのトランジスタを有する１個のメモリセルＭＣを示している。
また、図１３は、本実施形態に係るメモリセルのレイアウトを示す平面図であり、図面上８つのメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ１４，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ２４を示している。
本実施形態のＳＲＡＭは、接地コンタクトＣｇ、電源電位コンタクトＣｃ、共通コンタクトＣｓ、記憶ノードコンタクトＣｎ、ビットコンタクトＣｂ、ワードコンタクトＣｗの径について、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとなっている。
上記を除いて、実質的に第１実施形態のＳＲＡＭと同様の構成である。 Second Embodiment
[Layout of semiconductor memory device]
The semiconductor memory device according to this embodiment is an SRAM.
12 is a plan view showing the layout of the memory cell according to the present embodiment, and shows one memory cell MC having six transistors in the drawing.
FIG. 13 is a plan view showing the layout of the memory cell according to this embodiment, and shows eight memory cells MC11, MC12, MC13, MC14, MC21, MC22, MC23, MC24 on the drawing.
In the SRAM of this embodiment, the diameters of the ground contact Cg, the power supply potential contact Cc, the common contact Cs, the storage node contact Cn, the bit contact Cb, and the word contact Cw are Cb = Cn = Cw <Cc = Cg = Cs. Yes.
Except for the above, the configuration is substantially the same as the SRAM of the first embodiment.

本実施形態のＳＲＡＭは、コンタクトの開口径をＣｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとすることを除いて、第１実施形態と同様に製造することができる。 The SRAM of the present embodiment can be manufactured in the same manner as in the first embodiment except that the contact opening diameter is Cb = Cn = Cw <Cc = Cg = Cs.

本発明は上記の実施形態に限定されない。
例えば、上記の実施形態においては、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＜Ｃｓ、あるいは、Ｃｂ＝Ｃｎ＝Ｃｗ＜Ｃｃ＝Ｃｇ＝Ｃｓとしているが、ＣｓについてはＣｃ及びＣｇと大きいサイズでもよく、同じサイズでもよい。Ｃｗについては特に限定はなく、Ｃｃ及びＣｇより小さいサイズでもよく、同じサイズでもよい。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the above embodiment.
For example, in the above embodiment, Cb = Cn = Cw <Cc = Cg <Cs, or Cb = Cn = Cw <Cc = Cg = Cs, but Cs may have a size as large as Cc and Cg. The same size may be used. Cw is not particularly limited, and may be smaller than Cc and Cg or the same size.
In addition, various modifications can be made without departing from the scope of the present invention.

１０ａ・・・Ｐ型半導体領域、１０ｂ・・・Ｎ型半導体領域、１１・・・素子分離絶縁膜、１２ａ，１２ｂ・・・エクステンション領域、１３ａ，１３ｂ・・・ソースドレイン領域、１４・・・高融点金属シリサイド層、２０・・・ゲート絶縁膜、２１，２１ａ，２１ｂ・・・ゲート電極、２２，２２ｂ・・・サイドウォール絶縁膜、２３・・・高融点金属シリサイド層、３０・・・層間絶縁膜、３１・・・プラグ、３２・・・上層配線、ＭＣ，ＭＣ１１〜ＭＣ２４・・・メモリセル，Ｐ１・・・第１Ｐ型半導体領域、Ｐ２・・・第２Ｐ型半導体領域、Ｎ１・・・第１Ｎ型半導体領域、Ｎ２・・・第２Ｎ型半導体領域、ＬＴｒ・・・ロードトランジスタ、ＬＴｒ１・・・第１ロードトランジスタ、ＬＴｒ２・・・第２ロードトランジスタ、ＤＴｒ・・・ドライバトランジスタ、ＤＴｒ１・・・第１ドライバトランジスタ、ＤＴｒ２・・・第２ドライバトランジスタ、ＴＴｒ・・・転送トランジスタ、ＴＴｒ１・・・第１転送トランジスタ、ＴＴｒ２・・・第２転送トランジスタ、Ｉ・・・素子分離絶縁膜、Ｃｂ・・・ビットコンタクト、Ｃｎ・・・記憶ノードコンタクト、Ｃｗ・・・ワードコンタクト、Ｃｃ・・・電源電位コンタクト、Ｃｇ・・・接地コンタクト、Ｃｓ・・・共通コンタクト、ＷＬ・・・ワードライン、ＢＬ・・・ビットライン、ＢＬ／・・・反転ビットライン、ＮＤ・・・第１記憶ノード、ＮＤ／・・・第２記憶ノード、Ｇ１・・・第１ゲート電極、Ｇ２・・・第２ゲート電極、Ｇ３・・・第３ゲート電極、Ｇ４・・・第４ゲート電極、Ｇ５・・・第５ゲート電極、Ｇ６・・・第６ゲート電極 10a: P-type semiconductor region, 10b: N-type semiconductor region, 11: Element isolation insulating film, 12a, 12b ... Extension region, 13a, 13b ... Source / drain region, 14 ... Refractory metal silicide layer, 20 ... gate insulating film, 21, 21a, 21b ... gate electrode, 22, 22b ... sidewall insulating film, 23 ... refractory metal silicide layer, 30 ... Interlayer insulating film 31... Plug, 32... Upper layer wiring, MC, MC11 to MC24... Memory cell, P1... First P-type semiconductor region, P2. ..First N-type semiconductor region, N2... Second N-type semiconductor region, LTr... Load transistor, LTr1... First load transistor, LTr2. Transistor, DTr ... Driver transistor, DTr1 ... First driver transistor, DTr2 ... Second driver transistor, TTr ... Transfer transistor, TTr1 ... First transfer transistor, TTr2 ... Second transfer Transistor, I: Element isolation insulating film, Cb: Bit contact, Cn: Storage node contact, Cw: Word contact, Cc: Power supply potential contact, Cg: Ground contact, Cs .. Common contact, WL... Word line, BL... Bit line, BL /... Inverted bit line, ND... First storage node, ND /. -1st gate electrode, G2 ... 2nd gate electrode, G3 ... 3rd gate electrode, G4 ... 4th gate Pole, G5 · · · fifth gate electrode, G6 · · · sixth gate electrode

Claims

A first inverter having a first driver transistor and a first load transistor formed on a semiconductor substrate to form a first storage node; and a second driver transistor and a second load transistor formed on the semiconductor substrate. And a second inverter configured to form a second storage node, a first transfer transistor connected to the first storage node, and a second transfer transistor connected to the second storage node. A plurality of memory cells connected to the bit line via the transistor and connected to the inverted bit line via the second transfer transistor are integrated,
A ground contact Cg for applying a reference potential to the source / drain regions of the first driver transistor and the second driver transistor, and a power supply potential to the source / drain regions of the first load transistor and the second load transistor. The power supply potential contact Cc has a diameter connecting the source / drain region of the first load transistor and the gate electrode of the second load transistor, and connecting the source / drain region of the second load transistor and the gate electrode of the first load transistor. A semiconductor memory device formed larger than the diameter of other contacts excluding the common contact Cs to be connected.

Sidewall insulating films on the semiconductor substrate at the side of the gate electrode of the first driver transistor and the second driver transistor and on the semiconductor substrate at the side of the gate electrode of the first load transistor and the second load transistor Is formed,
The ground contact Cg for applying a reference potential and the power supply potential contact Cc for applying a power supply potential have an overlapping region with the formation region of the sidewall insulating film, and the sidewall insulating film in the overlapping region is removed. The ground contact Cg for applying a reference potential and the power supply potential contact Cc for applying a power supply potential are formed to have a larger area in contact with the semiconductor substrate than other contacts other than the common contact Cs. The semiconductor memory device according to claim 1.

The ground contact Cg for applying a reference potential;
The power supply potential contact Cc for applying a power supply potential;
The common contact Cs;
A storage node contact Cn connected to a source / drain region between the first driver transistor and the first transfer transistor and a source / drain region between the second driver transistor and the second transfer transistor;
A bit contact Cb connected to a source / drain region of the first transfer transistor and the second transfer transistor;
In a word contact Cw connected to the gate electrode of the first transfer transistor and the second transfer transistor,
The semiconductor memory device according to claim 1, wherein a diameter of the contact is Cb = Cn = Cw <Cc = Cg = Cs.

A first inverter having a first driver transistor and a first load transistor formed on a semiconductor substrate to form a first storage node; and a second driver transistor and a second load transistor formed on the semiconductor substrate. And a second inverter configured to form a second storage node, a first transfer transistor connected to the first storage node, and a second transfer transistor connected to the second storage node. In order to manufacture a semiconductor memory device in which a plurality of memory cells connected to a bit line via a transistor and to an inverted bit line via the second transfer transistor are integrated,
A gate insulating film is formed on channel formation regions of the first driver transistor, the first load transistor, the first transfer transistor, the second driver transistor, the second load transistor, and the second transfer transistor in the semiconductor substrate. And a process of
Forming a gate electrode on the gate insulating film;
Forming a source / drain region in the semiconductor substrate at a side of the gate electrode;
Forming an insulating film covering the first driver transistor, the first load transistor, the first transfer transistor, the second driver transistor, the second load transistor, and the second transfer transistor in the semiconductor substrate;
A ground contact Cg for applying a reference potential to the source / drain regions of the first driver transistor and the second driver transistor with respect to the insulating film, and the source / drain regions of the first load transistor and the second load transistor A power supply potential contact Cc for applying a power supply potential to the first load transistor, a source / drain region of the first load transistor, and a gate electrode of the second load transistor, and the source / drain region of the second load transistor and the first load Opening a contact including a common contact Cs for connecting a gate electrode of the transistor,
A method of manufacturing a semiconductor memory device, wherein a diameter of the ground contact Cg for applying a reference potential and a diameter of the power supply potential contact Cc for applying a power supply potential are made larger than the diameters of other contacts excluding the common contact Cs .

After the step of forming a gate electrode on the gate insulating film and before the step of forming the source / drain region, the semiconductor substrate on the side of the gate electrode is shallower than the source / drain region using the gate electrode as a mask. A step of forming an impurity region; and a step of forming a sidewall insulating film on the semiconductor substrate at the side of the gate electrode,
In the step of forming the source / drain region, the source / drain region is formed using the sidewall insulating film as a mask,
In the step of opening the contact, the ground contact Cg for applying a reference potential and the power supply potential contact Cc for applying a power supply potential provide an overlap region with the formation region of the side wall insulating film, and an overlap region The ground insulating contact Cg for applying a reference potential and the power supply potential contact Cc for applying a power supply potential are in contact with the semiconductor substrate from other contacts except the common contact Cs. The method for manufacturing a semiconductor memory device according to claim 4, wherein the area is formed large.

In the step of opening the contact, the ground contact Cg for applying a reference potential, the power supply potential contact Cc for applying a power supply potential, the common contact Cs, the first driver transistor, and the first driver transistor. A storage node contact Cn connected to a source / drain region between the transfer transistors and a source / drain region between the second driver transistor and the second transfer transistor; and a source / drain region of the first transfer transistor and the second transfer transistor The bit contact Cb connected to the gate contact and the word contact Cw connected to the gate electrodes of the first transfer transistor and the second transfer transistor are such that the contact diameters are Cb = Cn = Cw <Cc = Cg = Cs. The semiconductor memory device according to claim 4, wherein the semiconductor memory device is opened. Manufacturing method.