JP2004063860A - Semiconductor device and its manufacturing method - Google Patents

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JP2004063860A
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Osamu Kusumoto
楠本　修
Makoto Kitahata
北畠　真
Kunimasa Takahashi
高橋　邦方
Masaya Yamashita
山下　賢哉
Ryoko Miyanaga
宮永　良子
Masao Uchida
内田　正雄
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Matsushita Electric Industrial Co Ltd
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device of a high breakdown voltage and a small loss, which is formed of silicon carbide and in which reduction of the cost and improvement of the yield can be realized, and to provide its manufacturing method. <P>SOLUTION: In a wafer, a plurality of Schottky diodes (elements) 9 are arranged in a first truncation direction and a second truncation direction, which are the cleavage planes of the silicon carbide. A Schottky electrode 6, in each of the Schottky diode 9, is formed in a planar shape of parallelogram in such a manner that its side surfaces run in the two truncation directions. When a chip is formed by separating the wafer, dicing is facilitated without generating large defects, since the truncation directions run in the cleavage directions. Since large area of the electrode can be taken within a restricted chip area, obtained current capacity can be increased. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧、大電流用に使用される炭化珪素半導体パワーデバイスに関する。
【０００２】
【従来の技術】
近年、高耐圧，大電流を得るためのパワーデバイスを形成するための材料として、以前の主流であったシリコン（Ｓｉ）半導体のかわりに炭化珪素（ＳｉＣ）半導体を用いる開発が進められている。
【０００３】
炭化珪素半導体は、シリコン半導体と比較して１桁程度高い絶縁破壊電界を有している。そのため、炭化珪素半導体を用いてＰＮ接合やショットキー接合を形成した場合には、空乏層を狭くしても逆耐圧を維持することができるという利点があり、デバイス厚さを薄くすることが可能である。さらに、炭化珪素半導体は、高い濃度のキャリアのドーピングが可能であるためオン抵抗の低減を図ることができ、高耐圧低損失のパワーデバイスの実現が可能な材料として期待されている。
【０００４】
このような炭化珪素半導体は様々な結晶系を有しており、その例としては立方晶の３Ｃ−ＳｉＣ、六方晶の４Ｈ−ＳｉＣおよび６Ｈ−ＳｉＣ、菱面体晶の１５Ｒ−ＳｉＣなどが挙げられる。このなかで、立方晶の３Ｃ−ＳｉＣは、２．２ｅＶの低いバンドギャップエネルギーと、１．２ＭＶ／ｃｍ程度の低い絶縁破壊電界を有している。それに対して、六方晶の４Ｈ−ＳｉＣおよび６Ｈ−ＳｉＣは、３ｅＶ以上の高いバンドギャップエネルギーと、２．０ＭＶ／ｃｍ程度の高い絶縁破壊電界を有している。ここで、デバイスには高耐圧低損失の炭化珪素半導体を用いることが好ましいので、六方晶の４Ｈ−ＳｉＣおよび６Ｈ−ＳｉＣを選択するのが好ましいといえる。
【０００５】
現在のところ六方晶の炭化珪素半導体ウェハで入手できるのは、（　０　０　０　１　）面の主面を有するものが主流である。
【０００６】
パワーデバイスとしては、高いキャリア濃度を有する低抵抗ウェハ上に、低いキャリア濃度を有し，耐圧を維持するための高抵抗層をエピタキシャル成長させたものを用いる。ここで、（　０　０　０　１　）ジャスト面を主面とする低抵抗ウェハの上に高抵抗層を成長させると、ウェハ表面では、テラス幅の広さに起因して高抵抗層の原料化学種が２次元核成長して、異なる方向性で合体して双晶が形成されてしまう。このように結晶性の悪い高抵抗層が形成されると、デバイスの耐圧が低下してしまう。
【０００７】
そこで、ウェハとして、（　０　０　０　１　）ジャスト面ではなく（　０　０　０　１　）面から数度傾いた主面を有するオフカット基板を用いることにより、結晶性の高い高抵抗層を形成する方法が採用されている。オフカット基板では、（　０　０　０　１　）ジャスト面を主面とする基板と比較して、ステップの密度が高くテラス幅が狭い。そのため、オフカット基板上に高抵抗層の原料化学種を供給すると、原料化学種が飛来して成長表面上のステップまで移動して、いわゆるステップフロー成長モードで結晶が成長する。
【０００８】
現在、主面が結晶面から＜　１　１　−２　０　＞方向あるいは＜　１　−１　０　０　＞方向に傾いたオフカット基板が流通している。＜　１　１　−２　０　＞方向にオフカットされた基板表面では、＜　１　１　−２　０　＞方向と垂直な＜　１　−１　０　０　＞方向にステップが形成され、＜　１　−１　０　０　＞方向にオフカットされた基板表面では、＜　１　−１　０　０　＞方向と垂直な＜　１　１　−２　０　＞方向にステップが形成される。オフ角の傾きは大きすぎると本来の面と異なる面がでるおそれが生じるので、オフ角の傾きは１０度以内であることが好ましい。
【０００９】
一般的に、半導体装置（デバイス）は、多数の素子を一括して作りこんだウェハを、素子ごとに分離して複数のチップとする工程を経て形成される。この方法では、単一の素子を個々に作り込む方法よりも製造コストが低減される。それに加えて、工程途中では小面積のチップよりも大面積のウェハのほうが取扱いが容易であるという利点を有する。
【００１０】
図３（ａ）は、シリコン（Ｓｉ）半導体を用いた半導体装置の製造工程のうちで，ウェハからチップを切り出す工程を示す概略図である。通常では、（　１　０　０　）面を主面とするウェハ２１を用いて、第１の切断方向と、それとほぼ垂直な第２の切断方向とに沿って切断分離することにより、長方形のチップが形成される。このとき、シリコンの硬度は大きくないので、任意の方向に向かって容易にウェハを切断することができる。
【００１１】
炭化珪素（ＳｉＣ）を用いた半導体装置においても、シリコン半導体と同じようにウェハを分離切断してチップを形成する。六方晶の炭化珪素のウェハを用いる場合には、オリフラと垂直な＜　１　１　−２　０　＞方向を第１の切断方向として、第１の切断方向と垂直な方向を第２の切断方向として、その両方向に沿って切断を行なう。この切断は、ダイヤモンドなどの硬い物質の細かな砥粒がついたブレードと呼ばれる刃を回転することにより行われる。
【００１２】
【発明が解決しようとする課題】
しかしながら、炭化珪素はダイヤモンドに次いでモース硬度の高い材料であるため、切断を繰り返すにしたがってブレードが著しく劣化してしまう。すると、ウェハの切断時にブレードの刃が接触して失われる領域（以下では切りしろと示す）が大きくなって素子の取れ数が少なくなるので、コストが高くなるという不具合が生じてしまう。
【００１３】
また、ダイシング時に欠陥が発生して素子の動作領域付近にまで到達することもあり、素子の耐圧低下の原因になるとともに歩留まりが低下してしまう。
【００１４】
本発明の目的は、上述の問題点に鑑み、ウェハの切断を容易化する手段を講ずることにより、コストの削減と歩留まりの向上とを図りつつ、高耐圧，低損失の炭化珪素の半導体装置およびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、炭化珪素からなる半導体基板と、上記半導体基板の上にエピタキシャル成長により設けられた炭化珪素層と、炭化珪素層の上方に設けられた第１電極とを備える半導体装置であって、上記半導体装置の平面形状における輪郭を構成する辺のうち、互いに平行でない少なくとも２つの辺が、上記半導体基板の劈開面とほぼ平行であることを特徴とする。
【００１６】
これにより、従来よりもウェハの切断を容易にすることができるので、刃の劣化の抑制と切りしろの幅の削減とを図ることができる。したがって、素子の取れ数を多くすることができるとともに、コストを削減することができる。さらに、欠陥の発生が抑制されるので、歩留まりの向上を図ることもできる。
【００１７】
上記輪郭を構成する辺のうちのすべてが、上記半導体基板の劈開面とほぼ平行であることが好ましい。
【００１８】
上記第１電極の平面形状におけるすべての辺は、上記半導体基板の劈開面とほぼ平行に形成されていることにより、限られたチップ面積の中で電極面積を大きく取ることができ、得られる電流量を多くすることができる。
【００１９】
上記半導体基板は、六方晶構造における｛　０　０　０　１　｝面から１０℃以内の傾きでオフカットされた主面を有しており、上記劈開面は｛　１　−１　０　０　｝面であってもよい。
【００２０】
上記半導体装置は、ウェハをダイシングすることにより得られたことが好ましい。
【００２１】
上記半導体装置の輪郭は、平行四辺形であることにより、ウェハの切断方向が２つであるので、少ないセット回数で切断を行うことができる。
【００２２】
上記半導体装置の輪郭における辺あるいは上記第１電極の平面形状における辺のうちの少なくとも１つが、上記基板上のステップとほぼ垂直に形成されていることにより、より正確に劈開面に沿ってダイシングを行うことができる。
【００２３】
上記炭化珪素層と上記第１電極とはショットキー接合を形成しており、上記半導体基板の下面上には、上記半導体基板とオーミック接合を形成する第２電極をさらに備えるショットキーダイオードであってもよい。
【００２４】
上記炭化珪素層は、上記半導体基板よりも高抵抗で，第１導電型の第１領域と、上記第１領域の上において上記第１領域と接合する第２導電型の第２領域とを含み、上記半導体基板の下面上に、上記半導体基板とオーミック接触する第２電極をさらに備えるＰＮダイオードであってもよい。
【００２５】
上記炭化珪素層は、上記半導体基板の上に位置し，上記半導体基板よりも高抵抗で第１導電型のドリフト領域と、上記炭化珪素層の上部の一部に設けられた第２導電型のウェル領域と、上記ウェル領域内に設けられた第１導電型のソース領域とを含み、上記炭化珪素層の一部の上には、ゲート絶縁膜が設けられており、上記炭化珪素層の上には、上記ウェル領域のうち上記ソース領域と上記ドリフト領域とにはさまれた部分のうち少なくとも一部の上に、ゲート絶縁膜を挟んで設けられたゲート電極と、上記ウェル領域と上記ソース領域とに接合して設けられたソース電極とを上記第１電極としてさらに備える縦型ＭＩＳＦＥＴであってもよい。
【００２６】
上記炭化珪素層は半絶縁性を示し、上記炭化珪素層の上には、動作領域を有する動作層が設けられており、上記動作層の上には、上記動作領域とショットキー接合を形成するゲート電極と、上記ゲート電極の側方に位置するソース電極およびドレイン電極とが、上記第１電極として設けられているＭＥＳＦＥＴであってもよい。
【００２７】
上記炭化珪素層は、ソース領域およびドレイン領域を有する動作領域を含み、上記炭化珪素層の一部の上には、ゲート絶縁膜が設けられており、上記炭化珪素層の上に上記ゲート絶縁膜を挟んで設けられたゲート電極と、上記ソース領域の上に設けられたソース電極と、上記ドレイン領域の上に設けられたドレイン領域とが、上記第１電極として設けられている横型ＭＩＳＦＥＴであってもよい。
【００２８】
本発明の半導体装置の製造方法は、炭化珪素基板からなるウェハ上に炭化珪素層をエピタキシャル成長させる工程（ａ）と、上記炭化珪素層の上方に、複数の電極を形成する工程（ｂ）と、上記ウェハを複数のチップに分離する工程（ｃ）とを備える半導体装置の製造方法であって、上記工程（ｃ）では、互いに平行でない少なくとも２つの切断線が上記半導体基板の劈開面とほぼ平行となるように切断を行なうことを特徴とする。
【００２９】
これにより、切断面が半導体基板の劈開面にほぼ一致するので、従来よりも容易にウェハを切断することができる。したがって、切断に用いる刃の劣化を抑制し、切りしろの幅を狭くすることができる。したがって、素子の取れ数を多くすることができるとともに、コストの削減を図ることができる。さらに、欠陥の発生を抑制することができるので、歩留まりの向上を図ることができる。
【００３０】
上記工程（ｃ）では、全ての切断線が上記半導体基板の劈開面とほぼ平行となるように切断を行うことが好ましい。
【００３１】
上記工程（ｃ）では、ダイシングにより上記ウェハを切断することにより、より工程の容易にすることができる。
【００３２】
上記工程（ｂ）では、上記電極の平面形状におけるすべての辺を、上記半導体基板の劈開面とほぼ平行に形成することにより、限られたチップ面積の中で電極面積を大きく取ることができるので、電流量の多い半導体装置を得ることができる。
【００３３】
【発明の実施の形態】
以下に、複数の素子が形成されたウェハを分離してチップを形成する際に、平行でない少なくとも２つの方向の分離を劈開面に沿って行なう本発明について説明する。
【００３４】
（第１の実施の形態）
図１（ａ），（ｂ）は、第１の実施形態において、複数のショットキーダイオード（素子）が設けられたウェハを示す平面図およびＩ−Ｉ線における断面図である。
【００３５】
図１（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と第１の切断方向から６０度傾いた第２の切断方向とに沿って複数のショットキーダイオード（素子）９が配置しており、各ショットキーダイオード９におけるショットキー電極６およびボンディングパッド７は、その側面が２つの切断方向に沿うように設けられている。
【００３６】
図１（ｂ）に示すように、本実施形態のウェハには、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８ｃｍ−３　〜５×１０１９　ｃｍ−３程度のｎ型不純物を含む４Ｈ−ＳｉＣからなる半導体基板１が用いられている。そして、半導体基板１の上面（主面）上には、半導体基板１よりも低濃度のｎ型キャリアを含み，厚さ１０μｍの炭化珪素の高抵抗層２が設けられている。高抵抗層２の上部には、動作領域８と、動作領域８の側方を囲み，ｐ型不純物を含むガードリング３とが設けられている。そして、高抵抗層２のうちガードリング３の外縁部の上を覆うように，厚さ１μｍの高フィールド酸化膜５が設けられており、高抵抗層２のうち動作領域８およびガードリング３の内縁部の上から高フィールド酸化膜５の上に亘って厚さ２００ｎｍのニッケル（Ｎｉ）からなるショットキー電極６が設けられている。ショットキー電極６の上には、厚さ数μｍのアルミニウム（Ａｌ）からなるボンディングパッド７が設けられている。半導体基板１の下面（裏面）上には、厚さ２００ｎｍ程度のニッケルからなるオーミック電極４が設けられている。
【００３７】
なお、本明細書中では、半導体基板１のうち高抵抗層２と接する面を上面（主面）として、オーミック電極４と接する面を下面（裏面）として、その方向に上下を規定する。また、本明細書において、動作領域とは、素子の動作のための電流が流れる領域を示すものとする。
【００３８】
次に、本実施形態の半導体装置の製造方法について図２（ａ）〜（ｃ）を参照しながら説明する。図２（ａ）〜（ｃ）は、第１の実施形態の半導体装置のウェハを示す断面図である。
【００３９】
まず、図２（ａ）に示す工程で、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８　ｃｍ−３〜５×１０１９　ｃｍ−３程度のｎ型キャリアを含む４Ｈ−ＳｉＣからなる半導体基板１を用意する。そして、半導体基板１の主面上に、熱ＣＶＤ法により、シラン（Ｓｉｎ　Ｈ２ｎ＋２）やプロパン（Ｃ２Ｈ６）などの原料ガス，水素（Ｈ２　）などのキャリアガスおよび窒素ガス（Ｎ２　）などのドーパントガスを供給することにより、基板よりも低キャリア濃度の高抵抗層２をエピタキシャル成長させる。例えば、６００Ｖの耐圧を示すショットキーダイオードを得るためには、高抵抗層２の厚さを１０μｍ以上として、キャリア濃度を濃度１×１０１５　ｃｍ−３　〜１×１０１６　ｃｍ−３　に設定することが望ましい。
【００４０】
次に、高抵抗層２の上に、厚さ１μｍの酸化シリコン（ＳｉＯ２　）膜を堆積して、フォトリソグラフィー法およびドライエッチング法によりパターニングすることにより、注入マスク（図示せず）を形成する。
【００４１】
そして、注入マスクの上から、ｐ型不純物として，３０ＫｅＶの注入エネルギーでボロン（Ｂ）をイオン注入する。このとき、欠陥の発生を抑制するために、基板温度を５００℃以上の温度に保ってイオン注入を行なう。なお、ｐ型不純物として、ボロンのかわりにアルミニウムを用いてもよい。
【００４２】
その後、注入マスクを除去してから、アルゴン（Ａｒ）や窒素などの不活性ガス雰囲気中で１５００℃以上の温度で活性化アニールを行なう。これにより、高抵抗層２のうち動作領域８の側方を囲む部分に、注入量１×１０１５　ｃｍ−２　のボロンを含む帯状のガードリング３を形成する。ここで、動作領域８の平面形状は平行四辺形（菱形を含む）であり、その各辺が＜　１　１　−２　０　＞方向と概ね平行になるように設定する。
【００４３】
次に、図２（ｂ）に示す工程で、半導体基板１の下（裏面）面上に厚さ２００ｎｍ程度のニッケルを蒸着した後、アルゴンや窒素などの不活性ガス雰囲気中において，温度１０００℃で２分間前後の熱処理を行なうことにより、オーミック電極４を形成する。その後、オーミック電極４の下面上に厚さ１μｍ程度の金（Ａｕ）膜（図示せず）を蒸着する。
【００４４】
次に、ＣＶＤ法により、高抵抗層２の上面上に厚さ１μｍ程度のシリコン酸化膜を形成して、フォトリソグラフィー法およびフッ酸エッチング法を行なうことにより、ガードリング３の外縁部の上を覆う帯状の高抵抗フィールド酸化膜５を形成する。このとき、ガードリング３のうち少なくとも内縁部は露出させた状態にしておく。
【００４５】
次に、図２（ｃ）に示す工程で、高抵抗層２の上面上に、真空蒸着法により厚さ２００ｎｍのニッケルを堆積して、フォトリソグラフィー法およびウェットエッチング法によってパターニングすることにより、高抵抗層２の動作領域８およびガードリング３の内縁部の上から高抵抗フィールド酸化膜５の上に亘ってショットキー電極６を形成する。ここで、ショットキー電極６の外側面のエッジ部が、高抵抗フィールド酸化膜５を挟んでガードリング３の上にくるように設定する。また、ショットキー電極６の平面形状は平行四辺形であり、その各辺が＜　１　１　−２　０　＞方向と概ね平行になるように設定する。
【００４６】
次に、不活性ガス中において４００℃程度の温度で５分間の熱処理を行なうことにより、動作時におけるリーク電流を抑制することができる。
【００４７】
その後、基板上に厚さ数μｍ程度のアルミニウムを蒸着して、フォトリソグラフィー法およびウェットエッチング法によりパターニングを行なうことにより、ワイヤーボンディングのボンディングパッド７を形成する。以上の工程により、本実施形態のウェハを得ることができる。
【００４８】
なお、動作領域８，ショットキー電極６の平面形状は平行四辺形となっており、その頂点は、電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。このように、複数のショットキーダイオードが形成されたウェハはダイシング工程を経てチップとなるが、以下にそのダイシング工程について説明する。
【００４９】
まず、ダイシング装置にセットされたウェハを、＜　１　１　−２　０　＞方向に設定された第１の切断方向に合わせて切断する。続いて、ウェハを固定している試料台を６０度だけ回転させて第２の切断方向に合わせて切断する。この方法によれば、全ての切断方向を＜　１　１　−２　０　＞方向にほぼ平行とすることにより、平行四辺形の平面形状を有するチップを得ることができる。
【００５０】
六方晶で（　０　０　０　１　）面を主面とするウェハの壁界面は｛　１　−１　０　０　｝面であり、｛　１　−１　０　０　｝面は（　０　０　０　１　）面と垂直で、＜　１　１　−２　０　＞方向と平行である。ダイシングによって得られる切断面が主面に対してほぼ垂直であるから、＜　１　１　−２　０　＞方向に平行にカットすれば、切断面はほぼ｛　１　−１　０　０　｝面となる。本発明では（　０　０　０　１　）面から数度オフカットされた主面をもつ基板を用いるが、オフ角が１０度以内と小さいので切断面はほぼ｛　１　−１　０　０　｝面となる。
【００５１】
ここで、＜　１　１　−２　０　＞方向に合わせて切断を行なうと、実際の切断面は｛　１　−１　０　０　｝面と一致する場合もあれば、ずれが生じる場合もある。特に、主面がオフカットされたウェハでは、そのオフカットの角度の分だけずれてダイシング装置にセットされるので、チップの切断面にはオフカット角程度にずれが生じうる。しかし、たとえ｛　１　−１　０　０　｝面から数度のずれが生じた場合にも、従来よりも劈開面に近い切断面でダイシングを行なうことができるので、効果を得ることができる。以上述べた壁界面からのずれという観点からも、ウェハのオフカットの角度は１０度以内であることが好ましい。
【００５２】
次に、チップをリードフレームにダイボンディングし、ショットキー電極６をリードフレームにワイヤーボンディングした後、樹脂封止してパッケージングする。以上の工程により、本実施形態の半導体装置（チップ）を形成することができる。
【００５３】
ところで、本実施形態では、ウェハ上に素子を形成してチップに分離するときの基準として、オリフラのかわりにステップを基準としてもよい。ウェハメーカーは、炭化珪素基板におけるオリフラの方向は結晶軸から最大で１０度もずれていると公言しているため、オリフラよりステップを基準としたほうが正確に劈開面を知ることができる。以下に、その方法について具体的に説明する。
【００５４】
（　０　０　０　１　）面から＜　１　１　−２　０　＞方向にオフカットされたウェハには、＜　１　−１０　０　＞方向にステップが存在しており、この＜　１　−１　０　０　＞方向に沿ったステップから３０°あるいは９０°だけ傾いた方向で切断すると｛　１　−１　０　０　｝面の切断面が得られる。本実施形態においては、ステップを基準として、これらの｛　１　−１　０　０　｝面のうち＜　１　−１　０　０　＞方向から９０°傾いた面を平行四辺形の第１の辺の面とする。
【００５５】
そして、注入マスクの位置合わせ時やショットキー電極６およびボンディングパッド７の形成時には、上記のステップと垂直な第１の辺に沿ってウェハの方向あわせを行なう。
【００５６】
その後、ウェハをダイシングする際には、上記のステップと垂直な方向を第１の切断方向として切断を行なう。その後、第１の方向から６０度あるいは１２０度傾いた第２の方向に沿って切断を行なう。
【００５７】
次に、本実施形態の方法によりウェハをダイシングしたときに失われる部分の幅（切りしろ）の測定結果について、従来の切断方法の測定結果と比較しながら説明する。この測定では、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８°傾けてオフカットされた直径２インチの４Ｈ−ＳｉＣの基板を用いた。そして、その基板の上に複数の素子が形成されたものを１０枚用意して、１枚のブレードを用いて切断を繰り返した。
【００５８】
図３（ａ）は、従来の切断方向を示す概略図である。この方法では、オリフラと垂直な＜　１　１　−２　０　＞方向が第１の切断方向となり、第１の切断方向と垂直な方向が第２の切断方向となるように設定して、辺の長さが２ｍｍのチップ領域が並ぶ直径２インチのウェハの切断を行った。本明細書中では、チップ領域とはウェハにおいて１つの素子に割り当てられる領域のことをいい、実際に得られるチップの大きさにダイシングにより失われる領域（切りしろ）の大きさを足した面積を有している。
【００５９】
図１１（ａ）は、従来の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図１１（ａ）に示すように、処理枚数が増加するに従って、第１の切断方向，第２の切断方向のいずれにおいても切りしろが大きくなっている。この切りしろの増大はブレードの劣化に起因している。ブレードの劣化はシリコン半導体など他の材料を切断するときにも起こるが、炭化珪素半導体はダイヤモンドに次いでモース硬度の大きな材料であるため、特に顕著な劣化が起こる。
【００６０】
また、オリフラに平行な第１の切断方向では、処理枚数が１枚目のときの切りしろが５０μｍで１０枚目のときの切りしろが１００μｍであるのに対し、オリフラに垂直な第２の切断方向では、処理枚数が１枚目のときの切りしろが５０μｍで１０枚目のときの切りしろが２００μｍであった。これからわかるように、オリフラに垂直な方向では、処理枚数の増加に伴う切りしろの拡大の割合が大きい。従来では、この切りしろを確保するために、ウェハ上の素子間距離を２５０μｍ程度に大きく設定する必要があった。
【００６１】
図４は、従来において、処理枚数が１０枚目のときのウェハから切断されたチップの拡大図である。オリフラと平行な第１の切断方向の端面における凹凸は比較的緩やかであるが第２の切断方向の端面では大きな凹凸が生じており、チップのエッジ付近では、端面から５００μｍ程度にかけて表面層が剥離しているのが多く見られた。
【００６２】
これは、第１の切断方向はへき開方向の＜　１　１　−２　０　＞方向にほぼ沿っているので、小さな応力で切断を行なうことができるが、第２の切断方向は劈開面に沿っていないため、切断時には大きな応力がかかって欠けが生じたり、さらに、結晶軸方向に沿ったミクロなへき開が起こってしまうことに起因する。このような欠けやへき開がおこると、広い領域の切りしろが必要になるだけでなく半導体素子の耐圧低下の原因となってしまう。
【００６３】
図３（ｂ）は、本実施形態の切断方向を示す概略図である。この測定では、辺の長さが２ｍｍおよび３．４ｍｍのチップ領域が並ぶ直径２インチのウェハをダイシングして、失われた領域の幅を求めた。
【００６４】
図１１（ｂ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図１１（ｂ）に示すように、第１の切断線，第２の切断線ともに、切りしろは処理枚数１枚目で５０μｍ、処理枚数１０枚目で１００μｍであった。また、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を、従来よりも短い１５０μｍ程度に設定することができる。
【００６５】
本実施形態では、ウェハの切断線を劈開面に合わせるため、従来よりも容易にダイシングを行なうことができる。これにより、チップの欠けなどを発生しにくくすることができ、ダイシングに用いるブレード等の刃の劣化を抑制することができ、切りしろの幅を狭くすることができる。これにより、素子の取れ数を多くすることができ、さらに、コストの削減を図ることができる。
【００６６】
また、劈開面に沿って切断を行うとウェハにかかる応力を低減することができるため、従来と比較して欠陥の発生を抑制することができる。これにより、欠陥が素子の動作領域にまで延びることに起因する素子の耐圧低下を防ぐことができ、歩留まりを向上させることができる。
【００６７】
さらに、チップの平面形状に対応させて、平行四辺形の平面形状のショットキー電極６を形成することにより、限られたチップ面積の中で、電極面積を大きく取ることができ、得られる電流量を多くすることができる。
【００６８】
また、切断する方向は従来と同じ２方向であるので、ダイシング装置において、切断方向を変えるときにウェハを回転させてセットする回数の増加を伴うこともない。
【００６９】
（第２の実施の形態）
図５（ａ），（ｂ）は、第２の実施形態において、複数のショットキーダイオード（素子）が形成されたウェハを示す平面図およびＶ−Ｖ線における断面図である。
【００７０】
図５（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と、第１の切断方向から６０度傾いた第２，第３の切断方向とによって区切られたチップ領域内に複数のショットキーダイオード（素子）９が配置しており、各ショットキー電極６およびボンディングパッド７は、その側面が３つの切断方向に平行な三角形の平面形状を有している。その三角形の頂点は、電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。その他の構造，製造方法は第１の実施形態の記載事項と同様であるので説明を省略する。
【００７１】
ウェハを分離するときには、ウェハをダイシング装置の試料台上にセットして第１の切断方向で切断した後に、試料台を６０度だけ回転させて第２の切断方向で切断し、さらに試料台を６０度回転させて第３の切断方向で切断する。
【００７２】
以下に、本実施形態の方法によりウェハをダイシングしたときに失われる部分の幅（切りしろ）の測定結果について図１１（ｃ）を参照しながら説明する。この測定は、長さ２ｍｍの各辺を有する三角形のチップ領域を有する直径２インチのウェハをダイシングすることにより行った。
【００７３】
図１１（ｃ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図７に示すように、第１の切断方向では、切りしろが処理枚数１枚目で５０μｍ，処理枚数１０枚目で１２０μｍであった。第２の切断方向では、切りしろは処理枚数１枚目で５０μｍ，１０枚目で１１０μｍ、第３の切断方向では、切りしろは処理枚数１枚目で５０μｍ，１０枚目で１２０μｍであった。また、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を、従来よりも短い１５０μｍ程度に設定することができる。
【００７４】
本実施形態では、ウェハの切断線を劈開面に合わせるため、従来よりも容易にダイシングを行なうことができる。これにより、ダイシングに用いるブレード等の刃の劣化を抑制することができ、切りしろの幅を狭くすることができる。これにより素子の取れ数を多くすることができ、さらに、コストの削減を図ることができる。
【００７５】
また、劈開面に沿って切断を行うとウェハにかかる応力を低減することができるため、従来と比較して欠陥の発生を抑制することができる。これにより、欠陥が素子の動作領域にまで延びることに起因する素子の耐圧低下を防ぐことができ、歩留まりを向上させることができる。
【００７６】
さらに、チップの平面形状に対応させて、平行四辺形の平面形状のショットキー電極６を形成することにより、限られたチップ面積の中で、電極面積を大きく取ることができ、得られる電流量を多くすることができる。
【００７７】
（第３の実施形態）
図６（ａ），（ｂ）は、第３の実施形態において、複数のＰＮダイオード（素子）が設けられたウェハを示す平面図および　ＶＩ　−　ＶＩ　線における断面図である。
【００７８】
図６（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と第１の切断方向から６０度傾いた第２の切断方向とに沿って複数のＰＮダイオード（素子）２０が配置しており、各ＰＮダイオード２０における第２電極１７およびボンディングパッド１８は、その側面が２つの切断方向に沿うように平行四辺形の平面形状で設けられている。
【００７９】
図６（ｂ）に示すように、本実施形態のウェハには、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８ｃｍ−３　以上のｎ型キャリアを含む４Ｈ−ＳｉＣからなる半導体基板１１を用いる。半導体基板１１の上には、半導体基板１１よりも低い濃度のｎ型キャリアを含む第１領域１３ａと、第１領域１３ａの上に設けられ，高濃度のｐ型不純物を含む第２領域１３ｂと、第２領域１３ｂの上に設けられ，第２領域１３ｂよりも高い濃度のｐ型不純物を含むｐ＋　層１４とからなる炭化珪素層１２が設けられている。炭化珪素層１２には、動作領域１９の側方を囲むように数μｍの深さの溝１５が設けられており、メサ構造が形成されている。
【００８０】
炭化珪素層１２のうちｐ＋　層１４の上には、ｐ＋　層１４とオーミック接触し，アルミニウムとニッケルとが交互に積層された厚さ２００ｎｍ程度の第２電極（ｐ型オーミック電極）１７が設けられており、第２電極１７の上にはボンディンパッド１８が設けられている。
【００８１】
半導体基板１１の下面（裏面）上には、ニッケルからなる厚さ２００ｎｍ程度の第１電極（ｎ型オーミック電極）１６が設けられており、第１電極１６の下面上には、金膜（図示せず）が設けられている。
【００８２】
次に、本実施形態のウェハの製造方法について図７（ａ）〜（ｃ）を参照しながら説明する。図７（ａ）〜（ｃ）は、第３の実施形態のウェハ状態の半導体装置の製造工程を示す断面図である。
【００８３】
まず、図７（ａ）に示す工程で、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８　ｃｍ−３　ｃｍ−３以上のｎ型キャリアを含む４Ｈ−ＳｉＣからなる半導体基板１１を用意する。
【００８４】
そして、半導体基板１の主面上に、熱ＣＶＤ法により、シランやプロパンなどの原料ガス，水素（Ｈ２　）などのキャリアガスおよび窒素ガスなどのドーパントガスを供給することにより、基板よりも低キャリア濃度の炭化珪素層１２をエピタキシャル成長させる。例えば、６００Ｖの耐圧を示すＰＮダイオードを得るためには、炭化珪素層１２の厚さを１０μｍ以上として、キャリア濃度を濃度１×１０１５　ｃｍ−３　〜１×１０１６ｃｍ−３　に設定することが望ましい。
【００８５】
次に、図７（ｂ）に示す工程で、基板上からアルミニウムまたはボロンをイオン注入することにより、炭化珪素層１２の上部にｐ型の第２領域１３ｂを形成する。このとき、炭化珪素層１２のうち第２領域１３ｂを除く領域は第１領域１３ａとなる。ここで、第２領域１３ｂは、少なくとも第１領域１３ａのｎ型キャリア濃度の１０倍以上である１×１０１７　ｃｍ−３　〜１×１０１８ｃｍ−３のｐ型キャリア濃度を有することが好ましく、また、動作時に発生する空乏層が第１領域１３ａにまで到達しないような深さ，例えば１μｍ程度の深さに設定される。
【００８６】
次に、第２領域１３ｂの上部にアルミニウムまたはボロンをイオン注入することにより、炭化珪素層２１のうち第２領域１３ｂの上に位置する部分（最表面）に、濃度１×１０１８　ｃｍ−３　以上のｐ型不純物を含むｐ＋　層１４を形成する。このｐ＋　層１４により、後に形成される第２電極１７と第２領域１３ｂとの間にオーミック接合を形成することができる。その後、ボロンまたはアルミニウムを活性化するために、不活性ガス雰囲気中において１５００℃以上の温度で３０分間の活性化アニール処理を行なう。
【００８７】
次に、フォトリソグラフィーおよびドライエッチングにより、各辺が＜　１　１　−２０　＞方向と平行な平行四辺形の動作領域１９の側方を囲むように、数μｍの深さを有する溝１５を終端構造として形成する。これによりメサ構造が形成される。ここで、溝１５は、少なくともＰＮ接合が形成される部分よりも深く形成する。
【００８８】
次に、図７（ｃ）に示す工程で、半導体基板１１の下面（裏面）上に厚さ２００ｎｍ程度のニッケルを蒸着した後、アルゴンや窒素などの不活性ガス雰囲気中において，温度１０００℃で２分間前後の熱処理を行なうことにより第１電極（ｎ型オーミック電極）１６を形成する。その後、オーミック電極４の下面上に厚さ１μｍ程度の金膜（図示せず）を蒸着する。
【００８９】
次に、炭化珪素層１２のうちｐ＋　層１４の上に、レジストを堆積させてフォトリソグラフィーによりパターニングした後、厚さ２００ｎｍ程度のアルミニウムとニッケルとの積層膜を蒸着してリフトオフすることにより、各辺が＜　１　１　−２　０＞方向と平行な平行四辺形の第２電極（ｐ型オーミック電極）１７を形成する。その後、オーミック特性を得るためにアルゴンや窒素などの不活性ガス雰囲気中において，温度１０００℃で２分間前後の熱処理を行なう。
【００９０】
その後、基板上に厚さ１μｍ程度のアルミニウムを蒸着して、フォトリソグラフィー法およびウェットエッチング法によりパターニングを行なうことにより、ワイヤーボンディングのボンディングパッド１８を形成する。以上の工程により、本実施形態のウェハを得ることができる。
【００９１】
なお、ｐ＋　層１４，動作領域１９，第２電極１７の平面形状は平行四辺形となっており、その頂点は、電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。このように、複数のショットキーダイオードが形成されたウェハはダイシング工程を経てチップとなるが、以下にそのダイシング工程について説明する。
【００９２】
まず、ダイシング装置にセットされたウェハを、＜　１　１　−２　０　＞方向に設定された第１の切断方向に合わせて切断する。続いて、ウェハを固定している試料台を６０度だけ回転させて第２の切断方向に合わせて切断する。この方法によれば、全ての切断方向を＜　１　１　−２　０　＞方向にほぼ平行とすることにより、平行四辺形の平面形状を有するチップを得ることができる。
【００９３】
六方晶で（　０　０　０　１　）面を主面とするウェハの壁界面は｛　１　−１　０　０　｝面であり、｛　１　−１　０　０　｝面は（　０　０　０　１　）面と垂直で、＜　１　１　−２　０　＞方向と平行である。ダイシングによって得られる切断面が主面に対してほぼ垂直であるから、＜　１　１　−２　０　＞方向に平行にカットすれば、切断面はほぼ｛　１　−１　０　０　｝面となる。本発明では（　０　０　０　１　）面から数度オフカットされた主面をもつ基板を用いるが、オフ角が１０度以内と小さいので切断面はほぼ｛　１　−１　０　０　｝面となる。
【００９４】
ここで、＜　１　１　−２　０　＞方向に合わせて切断を行なうと、実際の切断面は｛　１　−１　０　０　｝面と一致する場合もあれば、ずれが生じる場合もある。特に、主面がオフカットされたウェハでは、そのオフカットの角度の分だけずれてダイシング装置にセットされるので、チップの切断面にはオフカット角程度にずれが生じうる。しかし、たとえ｛　１　−１　０　０　｝面から数度のずれが生じた場合にも、従来よりは劈開面に近い方向でダイシングを行なうことができるので、効果を得ることができる。以上述べた壁界面からのずれという観点からも、ウェハのオフカットの角度は１０度以内であることが好ましい。
【００９５】
次に、チップをリードフレームにダイボンディングし、第２電極１７をリードフレームにワイヤーボンディングした後、樹脂封止してパッケージングする。以上の工程により、本実施形態の半導体装置（チップ）を形成することができる。
【００９６】
ところで、本実施形態では、ウェハ上に素子を形成してチップに分離するときの基準として、第１の実施形態と同様にステップを基準としてもよい。
【００９７】
次に、本実施形態の方法によりウェハをダイシングしたときに失われる部分の幅（切りしろ）の測定結果について、図１２（ａ）を参照しながら説明する。この測定は、第１の実施形態と同様の方法を用いて、辺の長さが２ｍｍおよび３．４ｍｍのチップ領域が並ぶ直径２インチのウェハをダイシングして、失われた領域の幅を求めた。
【００９８】
図１２（ａ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図１２（ａ）に示すように、第１の切断線，第２の切断線ともに、切りしろは処理枚数１枚目で５０μｍ、処理枚数１０枚目で１００μｍであった。また、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を従来よりも短い１５０μｍ程度に設定することができる。
【００９９】
本実施形態では、第１の実施形態と同様の効果を得ることができるので、その記載は省略する。
【０１００】
（第４の実施形態）
図８（ａ），（ｂ）は、第４の実施形態において、複数のＰＮダイオード（素子）が設けられたウェハを示す平面図および　Ｘ　−　Ｘ　線における断面図である。
【０１０１】
図８（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と、第１の切断方向から６０度傾いた第２，第３の切断方向として区切られた領域内に複数のＰＮダイオード２０が配置しており、第２電極（ｐ型オーミック電極）１７およびボンディングパッド１８は、その側面が３つの切断方向に平行な三角形の平面形状を有している。三角形の頂点は、電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。その他の構造および製造方法は第１の実施形態の記載事項と同様であるので説明を省略する。
【０１０２】
三角形の各辺は｛　１　−１　０　０　｝面と平行な＜　１　１　−２　０　＞方向に沿っている。ウェハを分離するときには、ウェハをダイシング装置の試料台上にセットして第１の切断方向で切断した後に、試料台を６０度だけ回転させて第２の切断方向で切断し、さらに試料台を６０度回転させて第３の切断方向で切断する。
【０１０３】
以下に、本実施形態の方法によりウェハをダイシングしたときに失われる部分の幅（切りしろ）の測定結果について図１２（ｂ）を参照しながら説明する。この測定は、辺の長さが２ｍｍの三角形のチップ領域を有する直径２インチのウェハをダイシングすることにより行った。
【０１０４】
図１２（ｂ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図１２（ｂ）に示すように、第１の切断方向，第２の切断方向および第３の切断方向において、切りしろは処理枚数１枚目で５０μｍ、処理枚数１０枚目で１１０μｍでありほぼ同一の値を示した。また、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を、従来よりも短い１５０μｍ程度に設定することができる。
【０１０５】
本実施形態で得られる効果は、第２の実施形態と同様であるので説明を省略する。
【０１０６】
（第５の実施形態）
図９（ａ），（ｂ）は、第５の実施形態において、複数の二重注入絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ）が設けられたウェハを示す平面図および　ＩＸ　−　ＩＸ線における断面図である。
【０１０７】
図９（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と第１の切断方向から６０度傾いた第２の切断方向とに沿って複数の二重注入絶縁ゲート型トランジスタ（素子）３２が配置しており、各二重注入絶縁ゲート型トランジスタ３２は、その側面が２つの切断方向に沿うように平行四辺形の平面形状で設けられている。
【０１０８】
図９（ｂ）に示すように、本実施形態のウェハには、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８ｃｍ−３以上のｎ型キャリアを含む４Ｈ−ＳｉＣからなる半導体基板２１を用いる。半導体基板２１の上には、ドリフト領域２２ａと，素子領域３３内に三角形の平面形状で設けられた複数のウェル領域２３と，ウェル領域２３内に設けられたソース領域２４と，素子領域３３の側方を囲むように設けられたＰＮダイオード用の不純物注入層２５と，不純物注入層２５の外側方を囲むように設けられた３本のガードリング２６とを備える、厚さ１０μｍ程度の炭化珪素層２２が設けられている。
【０１０９】
そして、炭化珪素層２２のうち１つのウェル領域２３の中に形成されたソース領域２４から，他のウェル領域２３の中に形成されたソース領域２４の上に亘って、厚さ２００ｎｍ程度のニッケルからなるゲート絶縁膜２７が設けられており、ゲート絶縁膜２７の上には、厚さ２００ｎｍ程度のアルミニウムからなるゲート電極３１が設けられている。
【０１１０】
炭化珪素層２２のうち１つのウェル領域２３内に設けられたソース領域２４およびソース領域２４によって囲まれるウェル領域２３の露出した部分の上に亘って、厚さ２００ｎｍ程度のソース電極２９が設けられており、不純物注入層２５の上には、厚さ２００ｎｍ程度のニッケルからなる第２電極３４が設けられている。
半導体基板２１の下面上には、厚さ２００ｎｍ程度のニッケルからなるドレイン電極２８が設けられている。
【０１１１】
次に、本実施形態のウェハの製造方法について図１０（ａ）〜（ｃ）を参照しながら説明する。
【０１１２】
まず、図１０（ａ）に示す工程で、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８　ｃｍ−３　以上のｎ型キャリアを含む４Ｈ−ＳｉＣからなる半導体基板２１を用意する。
【０１１３】
そして、半導体基板２１の主面上に、熱ＣＶＤ法により、シランやプロパンなどの原料ガス，水素などのキャリアガスおよび窒素ガスなどのドーパントガスを供給することにより、半導体基板２１よりも低キャリア濃度の炭化珪素層２２をエピタキシャル成長させる。例えば、６００Ｖの耐圧を示す二重注入絶縁ゲート型トランジスタを得るためには、炭化珪素層２２の厚さを１０μｍ以上として、キャリア濃度を濃度１×１０１５ｃｍ−３　〜１×１０１６ｃｍ−３　に設定することが望ましい。
【０１１４】
次に、ＣＶＤ法により、炭化珪素層２２の上面上に厚さ３μｍ程度のシリコン酸化膜（ＳｉＯ２　）（図示せず）を形成して、フォトリソグラフィーおよびドライエッチングによりパターニングすることにより、素子領域３３の一部を開口する注入マスク（図示せず）を形成する。ここで、素子領域３３とは、素子の動作のための電流が流れる領域をいう。
【０１１５】
その後、注入欠陥の発生を抑制するために５００℃程度の温度に保持した状態で、アルミニウムまたはホウ素をイオン注入する。これにより、炭化珪素層２２の素子領域３３内に、全ての辺が＜　１　１　−２　０　＞方向に平行の複数の三角形の平面形状を有するウェル領域２３を形成する。炭化珪素層２２のうちウェル領域２３を除く領域をドリフト領域２２ａと呼ぶとすると、ウェル領域２３は、少なくともドリフト領域２２ａの１０倍以上の１×１０１７　〜１×１０１８　ｃｍ−１３　程度のｎ型不純物濃度を有することが望ましく、１μｍ前後の深さを有することが望ましい。
【０１１６】
ウェル領域２３を形成すると同時に、素子領域３３の側方を囲むように、ＰＮダイオードのための不純物注入層２５と、２μｍの幅を有し，１０μｍの間隔があいた３本のガードリング２６とを形成する。
【０１１７】
次に、図１０（ｂ）に示す工程で、ウェル領域２３用のマスクパターンをフッ酸で除去した後、ＣＶＤ法により、炭化珪素層２２の上面上に厚さ１μｍのシリコン酸化膜（ＳｉＯ２　）（図示せず）を形成して、フォトリソグラフィーおよびドライエッチングによりパターニングすることにより、ウェル領域２３の一部を開口する注入マスク（図示せず）を形成する。その後、注入欠陥の発生を抑制するために５００℃程度の温度に保持した状態で窒素またはリン（Ｐ）をイオン注入することにより、ウェル領域２３の内部にソース領域２４を形成する。ソース領域２４は、少なくともウェル領域２３の１０倍以上の１×１０１９　〜１×１０２０　ｃｍ−１３　程度のｎ型キャリア濃度を有することが望ましく、少なくとも動作時に発生する空乏層よりも深い３μｍ程度の深さで設けられることが望ましい。
【０１１８】
なお、ウェル領域２３およびソース領域２４は、動作時にドリフト領域２２ａからのびる空乏層とソース領域２４からのびる空乏層とがウェル領域２３内で接触するパンチスルーを回避できるように設定する。
【０１１９】
続いて、注入マスクをフッ酸により除去した後、ウェル領域２３およびソース領域２４に含まれるドーパントを活性化するために、１５００℃以上の高温で活性化アニールを行なう。
【０１２０】
次に、炭化珪素層２２の表面を清浄化した後、基板を石英管の中に保持して、バブリングした２．５ＳＬＭ（２．５ｌ／ｍｉｎ）の酸素を流しながら１１００℃の温度で３時間の加熱を行なうことにより、厚さ４０ｎｍの熱酸化膜（図示せず）を形成する。この熱酸化膜の厚さは、２０Ｖ以上のゲート・ソース間耐圧を確保するに４０ｎｍ以上とすることが望ましい。
【０１２１】
その後、熱酸化膜をパターニングすることにより、１つのウェル領域２３の中に形成されたソース領域２４から、他のウェル領域２３の中に形成されたソース領域２４の上に亘るゲート絶縁膜２７を形成する。
【０１２２】
次に、基板の上面（主面）上を保護した状態で、半導体基板２１の下面（裏面）上に自然に形成されている熱酸化膜をバッファードフッ酸によって除去した後、厚さ２００ｎｍ程度のニッケルを蒸着することによりドレイン電極２８を真空蒸着する。
【０１２３】
次に、フォトリソグラフィーにより、炭化珪素層２２の上面上にレジストを形成してパターニングした後、厚さ２００ｎｍのニッケルを真空蒸着する。その後、基板を有機溶剤に浸透させてレジストを除去し、リフトオフすることにより、１つのウェル領域２３内に設けられたソース領域２４およびソース領域２４によって囲まれるウェル領域２３の露出した部分の上に亘って、ソース電極２９を形成する。このとき、炭化珪素層２２のうち不純物注入層２５の上に第２電極３４を形成することにより、ＰＮダイオードを形成する。
【０１２４】
続いて、ドレイン電極２８と半導体基板２１との接触およびソース電極２９と炭化珪素層２２との接触をオーミック接合とするために、アルゴンまたは窒素等の不活性ガス中で、１０００℃の温度で２分間のアニール（ＲＴＡ）を行なう。
【０１２５】
次に、図１０（ｃ）に示す工程で、炭化珪素層２２の上に厚さ２００ｎｍのアルミニウムを蒸着して、フォトリソグラフィーおよびウェットエッチングによってパターニングすることにより、ゲート絶縁膜２７の上にゲート電極３１を形成する。
【０１２６】
次に、プラズマＣＶＤ等により、炭化珪素層２２の上に厚さ１μｍのシリコン酸化膜を堆積することにより、ゲート電極３１およびソース電極２９を覆う層間絶縁膜（図示せず）を形成する。続いて、レジストを形成してフォトリソグラフィーとドライエッチングによってパターニングすることにより、層間絶縁膜を貫通してゲート電極３１およびソース電極２９の上面に到達するヴィアホール（図示ぜず）を形成する。
【０１２７】
その後、レジストを除去し、層間絶縁膜の上にアルミニウムを蒸着してパターニングすることにより、ヴィアホールを埋める厚さ２μｍの上部配線（図示せず）を形成する。以上の工程により、ウェハ上に素子が形成される。
【０１２８】
このように、複数の２重注入絶縁ゲート型トランジスタ（素子）が形成されたウェハは、ダイシング工程を経てチップとなるが、以下にそのダイシング工程について説明する。
【０１２９】
まず、ダイシング装置にセットされたウェハを、＜　１　１　−２　０　＞方向に設定された第１の切断方向に合わせて切断する。続いて、ウェハを固定している試料台を６０度だけ回転させて第２の切断方向に合わせて切断する。この方法によれば、全ての切断方向を＜　１　１　−２　０　＞方向にほぼ平行とすることにより、平行四辺形の平面形状を有するチップを得ることができる。
【０１３０】
ここで、＜　１　１　−２　０　＞方向に合わせて切断を行なうと、実際の切断面は｛　１　−１　０　０　｝面と一致する場合もあれば、ずれが生じる場合もある。特に、主面がオフカットされたウェハでは、そのオフカットの角度の分だけずれてダイシング装置にセットされるので、チップの切断面にはオフカット角程度にずれが生じうる。しかし、たとえ｛　１　−１　０　０　｝面から数度のずれが生じた場合にも、従来よりは劈開面に近い方向でダイシングを行なうことができるので、効果を得ることができる。
【０１３１】
次に、チップをリードフレームにダイボンディングし、チップをリードフレームにワイヤーボンディングした後、樹脂封止してパッケージングする。以上の工程により、本実施形態の半導体装置（チップ）を形成することができる。
【０１３２】
ところで、本実施形態では、ウェハ上に素子を形成してチップに分離するときの基準として、第１の実施形態と同様にステップを基準としてもよい。
【０１３３】
次に、本実施形態の方法によりウェハをダイシングしたときに失われる部分の幅（切りしろ）の測定結果について、図１２（ｃ）を参照しながら説明する。この測定は、第１の実施形態と同様の方法を用いて、辺の長さが２ｍｍおよび３．４ｍｍのチップ領域が並ぶ直径２インチのウェハをダイシングして、失われた領域の幅を求めた。
【０１３４】
図１２（ｃ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。図１２（ｃ）に示すように、第１の切断線では、切りしろは処理枚数１枚目で５０μｍ、処理枚数１０枚目で１００μｍであり、第２の切断線では、切りしろは処理枚数１枚目で５０μｍ、処理枚数１０枚目で１１０ｎｍであった。また、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を、従来よりも短い１５０μｍ程度に設定することができる。
【０１３５】
本実施形態では、第１の実施形態と同様の効果を得ることができるので、その記載は省略する。
【０１３６】
なお、上記実施形態では、ひとつの素子領域に設けられるＭＯＳＦＥＴのセル（ウェル領域２３）の数は８個であるが、本発明では他の数であってもよく、必要とする電流量に応じてセルの数を調節することができる。
【０１３７】
また、本実施形態では、セル形状（ウェル領域）の平面形状を三角形、素子領域３３およびチップの平面形状を平行四辺形としたが、セル形状（ウェル領域），素子領域３３およびチップの平面形状は、それぞれ平行四辺形と三角形とのどちらでもよくどのような組み合わせであってもよい。
【０１３８】
（第６の実施の形態）
図１３（ａ），（ｂ）は、第６の実施形態において、複数の電界効果トランジスタ（ＭＥＳＦＥＴ）が設けられたウェハを示す平面図および　ＸＩＩＩ　−　ＸＩＩＩ線における断面図である。
【０１３９】
図１３（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と、第１の切断方向から６０度傾いた第２の切断方向とによって区切られたチップ領域内に複数のＭＥＳＦＥＴ（素子）４０が配置されている。そして、チップ領域内の動作領域４９を縦断するようにゲート電極４６が設けられており、動作領域４９の上のうちゲート電極の両側方には、ソース電極・ドレイン電極として機能するオーミック電極４５が設けられている。ここで、ゲート電極４６およびオーミック電極４５は、その側面が２つの切断方向に沿うように設けられている。なお、オーミック電極４５およびゲート電極４６の各辺は＜　１　１　−２　０　＞方向と平行であり、オーミック電極４５およびゲート電極４６の各頂点は電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。
【０１４０】
図１３（ｂ）に示すように、本実施形態のウェハには、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８ｃｍ−３　〜５×１０１９　ｃｍ−３程度のｎ型不純物を含む４Ｈ−ＳｉＣからなる半導体基板４１が用いられている。そして、半導体基板４１の上面（主面）上には、意図的なドーピングが行われていない厚さ５μｍの炭化珪素層からなる半絶縁層４２が設けられている。半絶縁層４２の上には、濃度１×１０１５　ｃｍ−３　程度のｎ型不純物濃度を有する厚さ２μｍのｎ−層４３が設けられており、ｎ−層４３の上には、濃度１×１０１９ｃｍ−３のｎ型キャリアを含む厚さ０．５μｍのｎ＋層４４が設けられている。なお、ｎ＋層４４とｎ−層４３とは、動作領域４９を含む動作層となる。
【０１４１】
ウェハにおける素子の動作領域４９のうち中央を縦断するように、ｎ＋層４４を貫通してｎ−層４３の上部を除去してなる溝部４７が設けられており、溝部４７の表面に露出するｎ−層４３の上には、ｎ−層４３とショットキー接合を形成する厚さ２００ｎｍのニッケル（Ｎｉ）からなるゲート電極４６が設けられている。一方、ウェハにおける動作領域４９のうち溝部４７の両側方に位置する部分には、ｎ＋層４４の上に厚さ２００ｎｍのニッケル（Ｎｉ）からなるオーミック電極４５が設けられている。ここで、１つのチップ領域には２つのオーミック電極４５が互いに離間して設けられており、この２つのオーミック電極４５の下に位置するｎ＋層４４は、ソースおよびドレインとして機能する。
【０１４２】
次に、本実施形態の半導体装置の製造方法について、図１４（ａ）〜（ｄ）を参照しながら説明する。図１４（ａ）〜（ｄ）は、第６の実施形態の半導体装置の製造工程を示す断面図である。
【０１４３】
まず、図１４（ａ）に示す工程で、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し，濃度１×１０１８　ｃｍ−３〜５×１０１９　ｃｍ−３程度のｎ型不純物を含む４Ｈ−ＳｉＣからなる半導体基板４１を用意する。そして、半導体基板４１の主面上に、熱ＣＶＤ法により、シランやプロパンなどの原料ガス、水素などのキャリアガスを供給することにより、意図的には不純物がドーピングされない厚さ１０μｍの半絶縁層４２を堆積する。ここで、本実施形態は横方向デバイスであるＭＥＳＦＥＴについての形態であり、基板の縦方向（上下方向）には電流が流れないことが好ましい。したがって、半絶縁層４２のドーパント濃度はできるだけ低いことが好ましく、半絶縁層４２におけるｎ型不純物の濃度は多くとも１×１０１５　ｃｍ−３　以下とすることが好ましい。
【０１４４】
次に、図１４（ｂ）に示す工程で、半絶縁層４２の上に、濃度１×１０１５ｃｍ−３程度のｎ型不純物を含む厚さ２μｍの炭化珪素層のｎ−層４３をエピタキシャル成長させ、さらに、濃度１×１０１８　ｃｍ−３〜５×１０１９　ｃｍ−３程度のｎ型不純物を含む、厚さ０．５μｍのｎ＋層４４をエピタキシャル成長させる。
【０１４５】
次に、図１４（ｃ）に示す工程で、フォトリソグラフィーおよびドライエッチングにより、動作領域４９のうち中央を縦断するように，ｎ＋層４４を貫通してｎ−層４３の上部を除去してなる溝部４７を形成する。溝部４７を形成するのと同時に、素子の動作領域４９を囲むように，ｎ＋層４４を貫通してｎ−層４３の上部を除去してなる溝４８を形成する。
【０１４６】
次に、図１４（ｄ）に示す工程で、リフトオフ法を用いることにより、溝部４７の側方に位置するｎ＋層４４の表面に厚さ２００ｎｍのニッケル（Ｎｉ）を堆積し、不活性ガスの雰囲気中で１０００℃で５分間の熱処理を行なうことにより、オーミック電極４５を形成する。このオーミック電極４５は、ゲート電極４６の側方を挟むように互いに離間して設けられており、それぞれソース電極・ドレイン電極として機能する。そして、ｎ＋層４４のうちオーミック電極４５の下に位置する部分は、ソース領域・ドレイン領域として機能する。
【０１４７】
その後、リフトオフ法により、溝部４７の表面に露出するｎ−層４３の上に、ｎ−層４３とショットキー接合する厚さ２００ｎｍのニッケル（Ｎｉ）からなるゲート電極４６を形成する。以上の工程により、本実施形態のウェハを得ることができる。
【０１４８】
このように複数のＭＥＳＦＥＴが形成されたウェハはダイシング工程を経てチップとなるが、以下にその工程について説明する。
【０１４９】
まず、ダイシング装置にセットされたウェハを＜　１　１　−２　０　＞方向に設定された第１の切断方向に合わせて切断する。続いて、ウェハを固定している試料台を６０度だけ回転させて第二の切断方向に合わせて切断する。この方法によれば全ての切断方向を＜　１　１　−２　０　＞方向にほぼ平行とすることにより、平行四辺形の平面形状を有するチップを得ることができる。
【０１５０】
ここで、＜　１　１　−２　０　＞方向に合わせて切断を行うと、実際の切断面は｛　１　−１　０　０　｝面と一致する場合もあれば、ずれが生じる場合もある。特に、主面がオフカットされたウェハでは、そのオフカットの角度の分だけずれてダイシング装置にセットされるので、チップの切断面にはオフカット角程度にずれが生じうる。しかし、たとえ｛　１　−１　０　０　｝面から数度のずれが生じた場合にも、従来よりへき開面に近い切断面でダイシングを行うことができるので、効果を得ることができる。
【０１５１】
次に、チップをリードフレームにダイボンディングし、オーミック電極４５とゲート電極４６をリードフレームにワイヤーボンディングした後、樹脂封止してパッケージングする。以上の工程により、本実施形態の半導体装置（チップ）を形成することができる。
【０１５２】
ところで、本実施形態では、ウェハ上に素子を形成してチップに分離するときの基準として、第１の実施形態と同様にステップを基準としても良い。
【０１５３】
このような横方向のデバイスにおいても第１から第５までの実施形態と同様の効果を得ることができた。すなわち、切りしろが小さく、チップ端に大きな欠けは見られなかった。そのため、ウェハ上の素子間の間隔を、従来よりも短く設定することができる。
【０１５４】
（第７の実施形態）
図１５（ａ），（ｂ）は、第７の実施の形態において、複数の横型ＭＩＳＦＥＴが設けられたウェハを示す平面図および　ＸＶ−ＸＶ　線における断面図である。
【０１５５】
図１５（ａ）に示すように、本実施形態のウェハでは、第１の切断方向と、第１の切断方向から６０度傾いた第２の切断方向とによって区切られたチップ領域内に複数の横型ＭＩＳＦＥＴ（素子）５０が配置されている。そして、チップ領域内の動作領域６４を縦断するようにゲート電極６２が設けられており、動作領域６４の上のうちゲート電極６２の側方には、ソース電極５９と、ドレイン電極６０とが設けられている。ここで、ゲート電極６２、ソース電極５９およびドレイン電極６０は、その側面が２つの切断方向に沿うように設けられている。なお、ゲート電極６２、ソース電極５９およびドレイン電極６０の各辺は＜　１　１　−２　０　＞方向と平行であり、各電極の各頂点は電界集中を避けるために５０μｍ以上の曲率半径をもって丸められている。なお、図１５（ａ）においては、炭化珪素層５２の上を覆うシリコン酸化膜５７（図１５（ｂ）参照）の図示は省略する。
【０１５６】
図１５（ｂ）に示すように、本実施形態のウェハには、（　０　０　０　１　）面から＜１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し、濃度１×１０１７ｃｍ−３　〜５×１０１８　ｃｍ−３程度のｐ型不純物を含む４Ｈ−ＳｉＣからなる半導体基板５１が用いられている。そして、半導体基板５１の上面（主面）上には、濃度１×１０１５ｃｍ−３　〜１×１０１６　ｃｍ−３のｐ型不純物を含む厚さ１０μｍの炭化珪素層５２が設けられている。炭化珪素層５２の上部のうちの一部には、濃度１×１０１７ｃｍ−３程度のｎ型不純物を含む，深さ０．４μｍ程度のドリフト領域５４が設けられている。炭化珪素層５２のうちドリフト領域５４と隣接する領域には、濃度１×１０１９ｃｍ−３程度のｎ型不純物を含む，深さ０．３μｍ程度のドレイン領域５６が設けられている。炭化珪素層５２のうちドリフト領域５４から見てドレイン領域５６と対向する領域には、ドリフト領域５４とは互いに離間して、濃度１×１０１９ｃｍ−３　程度のｎ型不純物を含む，深さ０．３μｍ程度のソース領域５５が設けられている。炭化珪素層５２のうち，ソース領域５５とドリフト領域５４とにより挟まれた領域は、チャネル領域６３となる。
【０１５７】
炭化珪素層５２のうち、ソース領域５５，ドリフト領域５４，ドレイン領域５６およびチャネル領域６３が動作領域６４として機能する。
【０１５８】
炭化珪素層５２の上は酸化膜５７によって覆われており、酸化膜５７のうちソース領域５５の一部の上から、チャネル領域６３の上を介してドリフト領域５４の一部の上に亘る部分は、ゲート絶縁膜５７ａとなる。ゲート絶縁膜５７ａの上には、アルミニウムからなるゲート電極６２が設けられている。
【０１５９】
酸化膜５７のうちソース領域５５およびドレイン領域５６の上に位置する部分は除去されており、ソース領域５５およびドレイン領域５６の上には、ニッケル（Ｎｉ）からなるソース電極５９およびドレイン電極６０が、オーミック接合を形成して設けられている。
【０１６０】
基板５１の裏面上には、アルミニウムとニッケルとの積層膜からなるベース電極５８が形成されている。基板５１とベース電極５８とは、オーミック接合を形成している。そして、炭化珪素層５２のうち隣り合う素子の間には、スクライブラインとなる溝部５３が形成されている。
【０１６１】
次に、本実施形態における半導体装置の製造方法について、図１６（ａ）〜（ｆ）を参照しながら説明する。図１６（ａ）〜（ｆ）は、第７の実施形態の半導体装置の製造工程を示す断面図である。
【０１６２】
まず、図１６（ａ）に示す工程で、（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に８度の傾きでオフカットされた主面を有し、濃度１×１０１８ｃｍ−３程度のｐ型不純物を含む４Ｈ−ＳｉＣからなる半導体基板５１を用意する。そして半導体基板５１の主面上に、熱ＣＶＤ法により、シランやプロパンなどの原料ガス，水素などのキャリアガスおよびトリメチルアルミニウム（ＴＭＡ）などのドーパントガスを供給することによって、濃度１×１０１５ｃｍ−３　〜１×１０１６　ｃｍ−３のｐ型不純物を含む厚さ１０μｍの炭化珪素層５２を堆積する。
【０１６３】
次に、図１６（ｂ）に示す工程で、フォトリソフラフィーおよびドライエッチングにより、炭化珪素層５２のうちチップ領域の外周部となる領域にスクライブラインとなる溝部５３を形成する。
【０１６４】
次に、図１６（ｃ）に示す工程で、炭化珪素層５２の表面上に厚さ１μｍ程度のシリコン酸化膜（図示せず）を堆積する。そして、フォトリソグラフィーおよびドライエッチングによりシリコン酸化膜に開口を形成し、それをマスクにして窒素のイオン注入を行なうことにより、炭化珪素層５２の上部のうちの一部に、濃度１×１０１７ｃｍ−３程度のｎ型不純物を含む，深さ０．４μｍ程度のドリフト領域５４を形成する。ここで、イオン注入の際の基板温度は、注入欠陥を低減するために５００℃程度に保つことが好ましい。イオン注入の後には、シリコン酸化膜をフッ酸を用いて除去する。
【０１６５】
次に、図１６（ｄ）に示す工程で、炭化珪素層５２の表面上に厚さ１μｍ程度のシリコン酸化膜（図示せず）を形成し、フォトリソグラフィおよびドライエッチングによりシリコン酸化膜に開口を形成する。そして、それをマスクにして窒素のイオン注入を行なうことにより、濃度１×１０１９　ｃｍ−３　程度のｎ型不純物を含む，深さ０．３μｍ程度のソース領域５５およびドレイン領域５６を形成する。ドレイン領域５６は、炭化珪素層５２のうちドリフト領域５４に隣接する領域に設けられ、ソース領域５５は、炭化珪素層５２のうち，ドリフト領域５４からみてドレイン領域５６と対向する領域に，ドリフト領域５４とは互いに離間して設けられる。ここで、イオン注入の際の基板温度は、注入欠陥を低減するため５００℃程度に保つことが好ましい。イオン注入後、シリコン酸化膜をフッ酸を用いて除去する。その後、アルゴンなどの不活性ガス雰囲気中で、１５００℃の温度で３０分間の活性化アニールを行う。
【０１６６】
次に、図１６（ｅ）に示す工程で、ウェハを石英管の中に保持し、バブリングした酸素を流量２．５ＳＬＭ（Ｌ／ｍｉｎ）だけ流しながら１１００℃で３時間加熱することにより、基板上を、厚さ約４０ｎｍのシリコン酸化膜５７で覆う。その後、基板５１の裏面上に、アルミニウムとニッケルの積層膜からなる，厚さ２００ｎｍのベース電極５８を形成する。
【０１６７】
次に、シリコン酸化膜５７のうちソース領域５５およびドレイン領域５６の上に位置する部分を除去する。そして、リフトオフ法により、ソース領域５５およびドレイン領域５６の上に厚さ２００ｎｍのニッケル膜を堆積することにより、ソース電極５９およびドレイン電極６０を形成する。その後、ベース電極５８と基板５１の接触，ソース電極５９とソース領域５５の接触およびドレイン電極５６とドレイン領域５６の接触がそれぞれオーミック接触となるように、窒素などの不活性ガス雰囲気中で、温度１０００℃で２分間の熱処理を行う。
【０１６８】
次に、図１６（ｆ）に示す工程で、基板表面上を厚さ２００ｎｍのアルミニウムで覆い、フォトリソグラフィーと，燐酸を主成分とするエッチャントを用いたウェットエッチングを施すことにより、アルミニウムからなるゲート電極６２を形成する。以上の工程により、本実施形態のウェハを得ることができる。
【０１６９】
このように複数の横型ＭＩＳＦＥＴが形成されたウェハはダイシング工程を経てチップとなるが、以下にその工程について説明する。
【０１７０】
まず、ダイシング装置にセットされたウェハを＜　１　１　−２　０　＞方向に設定された第１の切断方向に合わせて切断する。続いて、ウェハを固定している試料台を６０度だけ回転させて第二の切断方向に合わせて切断する。この方法によれば全ての切断方向を＜　１　１　−２　０　＞方向にほぼ平行とすることにより、平行四辺形の平面形状を有するチップを得ることができる。
【０１７１】
ここで、＜　１　１　−２　０　＞方向に合わせて切断を行うと、実際の切断面は｛　１　−１　０　０　｝面と一致する場合もあれば、ずれが生じる場合もある。特に、主面がオフカットされたウェハでは、そのオフカットの角度の分だけずれてダイシング装置にセットされるので、チップの切断面にはオフカット角程度にずれが生じうる。しかし、たとえ｛　１　−１　０　０　｝面から数度のずれが生じた場合にも、従来よりへき開面に近い切断面でダイシングを行うことができるので、効果を得ることができる。
【０１７２】
次に、チップをリードフレームにダイボンディングし、ソース電極５９，ドレイン電極６０，ゲート電極６２およびベース電極５８をリードフレームにワイヤーボンディングした後、樹脂封止してパッケージングする。以上の工程により、本実施形態の半導体装置（チップ）を形成することができる。
【０１７３】
本実施形態では、第６の実施形態と同様の効果を得ることができるが、その説明は省略する。
【０１７４】
本実施形態では、横型デバイスの一つである反転型ＭＩＳＦＥＴについて述べたが、本発明はこれに限定されるものでなく、蓄積型ＭＩＳＦＥＴにも応用できる。
【０１７５】
また、本実施形態では、耐圧を向上させる目的でドリフト領域５４を設けたが、本発明においてドリフト領域５４は必ずしも必要でない。
【０１７６】
（その他の実施形態）
なお、上記第１〜第７の実施形態では、チップの平面形状と同一の平面形状を有する動作領域，電極およびボンディングパッド等を設けたが、本発明においては、これらの平面形状はチップの平面形状と同一の平面形状でなくてもよい。つまり、限られたチップ面積の中で電極面積を大きくとることができる形状であれば同様の効果を得ることができる。
【０１７７】
なお、上記実施形態では、ウェハの切断を全て劈開面に平行な方向に合わせて行なうと記載したが、本発明では、全ての切断を劈開面に合わせなくてもよく、少なくとも２方向（互いに平行でない２つの切断線）を劈開面に平行な方向にすることにより、従来よりもダイシングが容易になる。
【０１７８】
なお、上記実施形態ではダイシングによりチップ分離を行ったが、本発明ではスクライビングにより行なってもよい。
【０１７９】
なお、本実施の形態では（　０　０　０　１　）面から＜　１　１　−２　０　＞方向に傾いてオフカットされたウェハを用いたが、＜　１　−１　０　０　＞方向にオフカットされたウェハを用いてもよい。この場合には、ステップが＜　１　１　−２　０　＞方向に形成されるので、菱形の第１の辺がステップと平行になるようにフォトリソグラフィーのマスクと基板の方向合わせを行なうことにより、ショットキー電極の菱形の全ての辺が＜　１　１　−２　０　＞方向に平行となるように設定することができる。
【０１８０】
【発明の効果】
本発明においては、ウェハの切断をより容易に行うことができるため、コストの削減が可能となり、歩留まりの向上を図ることができる。また、電極面積を大きくすることができるため、得られる電流量を多くすることができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、第１の実施形態において、複数のショットキーダイオード（素子）が設けられたウェハを示す平面図および断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態の半導体装置のウェハを示す断面図である。
【図３】（ａ），（ｂ）は、従来および本発明の切断方向を示すウェハの概略図である。
【図４】従来において、処理枚数が１０枚目のときのウェハから切断されたチップの拡大図である。
【図５】（ａ），（ｂ）は、第２の実施形態において、複数のショットキーダイオード（素子）が形成されたウェハを示す平面図および断面図である。
【図６】（ａ），（ｂ）は、第３の実施形態において、複数のＰＮダイオード（素子）が設けられたウェハを示す平面図および断面図である。
【図７】（ａ）〜（ｃ）は、第３の実施形態のウェハ状態の半導体装置の製造工程を示す断面図である。
【図８】（ａ），（ｂ）は、第４の実施形態において、複数のＰＮダイオード（素子）が設けられたウェハを示す平面図および断面図である。
【図９】（ａ），（ｂ）は、第５の実施形態において、複数の二重注入絶縁ゲート型トランジスタ（ＭＯＳＦＥＴ）が設けられたウェハを示す平面図および断面図である。
【図１０】（ａ）〜（ｃ）は、第５の実施形態のウェハ状態の半導体装置の製造工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は、従来および本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。
【図１２】（ａ）〜（ｃ）は、本実施形態の方法により炭化珪素のウェハを切断したときの切りしろの測定結果を示す表図である。
【図１３】（ａ），（ｂ）は、第６の実施形態において、複数の電界効果トランジスタ（ＭＥＳＦＥＴ）が設けられたウェハを示す平面図および　ＸＩＩＩ　−　ＸＩＩＩ線における断面図である。
【図１４】（ａ）〜（ｄ）は、第６の実施形態の半導体装置の製造工程を示す断面図である。
【図１５】（ａ），（ｂ）は、第７の実施形態において、複数の横型ＭＩＳＦＥＴが設けられたウェハを示す平面図および　ＸＶ−ＸＶ　線における断面図である。
【図１６】（ａ）〜（ｆ）は、第７の実施形態の半導体装置の製造工程を示す断面図である。
【符号の説明】
１　　　半導体基板
２　　　炭化珪素層
３　　　ガードリング
４　　　オーミック電極
５　　　高フィールド酸化膜
６　　　ショットキー電極
７　　　ボンディングパッド
８　　　動作領域
１１　　半導体基板
１２　　炭化珪素層
１３ａ　第１領域
１３ｂ　第２領域
１４　　ｐ＋　層
１５　　溝
１６　　第１電極
１７　　第２電極
１８　　ボンディングパッド
１９　　動作領域
２０　　ＰＮダイオード
２１　　半導体基板
２２　　炭化珪素層
２２ａ　ドリフト領域
２３　　ウェル領域
２４　　ソース領域
２５　　不純物注入層
２６　　ガードリング
２７　　ゲート絶縁膜
２８　　ドレイン電極
２９　　ソース電極
３１　　ゲート電極
３２　　二重注入絶縁ゲート型トランジスタ
３３　　素子領域
３４　　第２電極
４０　　ＭＥＳＦＥＴ
４１　　半導体基板
４２　　半絶縁層
４３　　ｎ−層
４４　　ｎ＋層
４５　　オーミック電極
４６　　ゲート電極
４７　　溝部
４８　　溝部
４９　　動作領域
５０　　素子
５１　　基板
５２　　炭化珪素層
５３　　溝部
５４　　ドリフト領域
５５　　ソース領域
５６　　ドレイン領域
５７　　シリコン酸化膜
５７ａ　ゲート絶縁膜
５８　　ベース電極
５９　　ソース電極
６０　　ドレイン電極
６２　　ゲート電極
６３　　チャネル領域
６４　　動作領域[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a silicon carbide semiconductor power device used for high withstand voltage and large current.
[0002]
[Prior art]
In recent years, as a material for forming a power device for obtaining a high withstand voltage and a large current, development using a silicon carbide (SiC) semiconductor instead of a silicon (Si) semiconductor which has been the mainstream in the past has been advanced.
[0003]
A silicon carbide semiconductor has a breakdown electric field that is higher by about one digit than a silicon semiconductor. Therefore, when a PN junction or a Schottky junction is formed using a silicon carbide semiconductor, there is an advantage that the reverse breakdown voltage can be maintained even if the depletion layer is narrowed, and the device thickness can be reduced. It is. Furthermore, since a silicon carbide semiconductor can be doped with a high concentration of carriers, on-resistance can be reduced, and is expected to be a material capable of realizing a power device with high withstand voltage and low loss.
[0004]
Such a silicon carbide semiconductor has various crystal systems, and examples thereof include cubic 3C-SiC, hexagonal 4H-SiC and 6H-SiC, and rhombohedral 15R-SiC. . Among them, cubic 3C-SiC has a low band gap energy of 2.2 eV and a low dielectric breakdown electric field of about 1.2 MV / cm. On the other hand, hexagonal 4H-SiC and 6H-SiC have a high band gap energy of 3 eV or more and a high breakdown electric field of about 2.0 MV / cm. Here, since it is preferable to use a silicon carbide semiconductor having a high withstand voltage and a low loss for the device, it can be said that it is preferable to select hexagonal 4H-SiC and 6H-SiC.
[0005]
At present, the mainstream of hexagonal silicon carbide semiconductor wafers are those having a (000) plane.
[0006]
As the power device, a device in which a high-resistance layer having a low carrier concentration and maintaining a withstand voltage is epitaxially grown on a low-resistance wafer having a high carrier concentration is used. Here, when a high-resistance layer is grown on a low-resistance wafer having the (001) just surface as a main surface, the source chemical species of the high-resistance layer on the wafer surface due to the wide terrace width. Undergo two-dimensional nucleus growth and coalesce in different directions to form twins. When such a high-resistance layer having poor crystallinity is formed, the breakdown voltage of the device is reduced.
[0007]
Therefore, a method of forming a high-resistance layer with high crystallinity by using, as a wafer, an off-cut substrate having a principal surface inclined several degrees from the (001) plane instead of the (001) plane. Has been adopted. The off-cut substrate has a higher step density and a smaller terrace width than a substrate having the (001) just surface as the main surface. Therefore, when the source chemical species of the high resistance layer is supplied onto the off-cut substrate, the source chemical species fly and move to the steps on the growth surface, and the crystal grows in a so-called step flow growth mode.
[0008]
At present, an off-cut substrate whose main surface is inclined from the crystal plane in the <11-20> direction or the <1-1100> direction is in circulation. On the substrate surface off-cut in the <11-20> direction, steps are formed in the <1-1100> direction perpendicular to the <111-20> direction, and the steps are formed in the <1-1100> direction. On the substrate surface off-cut, steps are formed in the <11-20> direction perpendicular to the <1-100> direction. If the inclination of the off angle is too large, a surface different from the original surface may occur, so the inclination of the off angle is preferably within 10 degrees.
[0009]
2. Description of the Related Art Generally, a semiconductor device (device) is formed through a process in which a wafer in which a large number of elements are formed collectively is separated into a plurality of chips for each element. In this method, the manufacturing cost is reduced as compared with a method of individually manufacturing a single element. In addition, there is an advantage that a large-area wafer is easier to handle during the process than a small-area chip.
[0010]
FIG. 3A is a schematic view showing a step of cutting a chip from a wafer in a process of manufacturing a semiconductor device using a silicon (Si) semiconductor. Usually, a rectangular chip is cut and separated along a first cutting direction and a second cutting direction substantially perpendicular to the first cutting direction using a wafer 21 having a (100) plane as a main surface. It is formed. At this time, since the hardness of silicon is not high, the wafer can be easily cut in any direction.
[0011]
Also in a semiconductor device using silicon carbide (SiC), a chip is formed by separating and cutting a wafer similarly to a silicon semiconductor. When a hexagonal silicon carbide wafer is used, a <11-20> direction perpendicular to the orientation flat is defined as a first cutting direction, and a direction perpendicular to the first cutting direction is defined as a second cutting direction. Cutting is performed in both directions. This cutting is performed by rotating a blade called a blade provided with fine abrasive grains of a hard substance such as diamond.
[0012]
[Problems to be solved by the invention]
However, since silicon carbide is a material having the next highest Mohs hardness after diamond, the blade is significantly deteriorated as cutting is repeated. Then, a region (hereinafter, referred to as a cutting margin) that is lost by contact of the blade when the wafer is cut becomes large, and the number of elements that can be obtained is reduced, resulting in a problem that the cost is increased.
[0013]
In addition, a defect may occur during dicing and reach near the operation region of the element, which may cause a reduction in breakdown voltage of the element and a decrease in yield.
[0014]
SUMMARY OF THE INVENTION In view of the above problems, it is an object of the present invention to provide a high-voltage, low-loss silicon carbide semiconductor device and a means for reducing the cost and improving the yield by taking measures for facilitating wafer cutting. It is to provide a manufacturing method thereof.
[0015]
[Means for Solving the Problems]
The semiconductor device of the present invention is a semiconductor device including a semiconductor substrate made of silicon carbide, a silicon carbide layer provided on the semiconductor substrate by epitaxial growth, and a first electrode provided above the silicon carbide layer. Further, at least two sides that are not parallel to each other among the sides constituting the outline of the planar shape of the semiconductor device are substantially parallel to the cleavage plane of the semiconductor substrate.
[0016]
As a result, the cutting of the wafer can be facilitated as compared with the related art, so that the deterioration of the blade can be suppressed and the width of the cutting margin can be reduced. Therefore, the number of elements can be increased, and the cost can be reduced. Further, since the occurrence of defects is suppressed, the yield can be improved.
[0017]
It is preferable that all of the sides constituting the contour are substantially parallel to the cleavage plane of the semiconductor substrate.
[0018]
Since all sides in the planar shape of the first electrode are formed substantially parallel to the cleavage plane of the semiconductor substrate, a large electrode area can be obtained in a limited chip area, and the obtained current can be increased. The amount can be increased.
[0019]
The semiconductor substrate has a main surface off-cut at an inclination of 10 ° C. or less from a {00001} plane in the hexagonal structure, and the cleavage plane is a {1-1100} plane. Is also good.
[0020]
The semiconductor device is preferably obtained by dicing a wafer.
[0021]
Since the outline of the semiconductor device is a parallelogram, the cutting direction of the wafer is two, so that the cutting can be performed with a small number of sets.
[0022]
Since at least one of the side in the outline of the semiconductor device or the side in the planar shape of the first electrode is formed substantially perpendicular to the step on the substrate, dicing can be performed more accurately along the cleavage plane. It can be carried out.
[0023]
A Schottky diode, wherein the silicon carbide layer and the first electrode form a Schottky junction, and further include, on a lower surface of the semiconductor substrate, a second electrode forming an ohmic junction with the semiconductor substrate. Is also good.
[0024]
The silicon carbide layer has a resistance higher than that of the semiconductor substrate and includes a first region of a first conductivity type and a second region of a second conductivity type on the first region and joined to the first region. The PN diode may further include a second electrode on the lower surface of the semiconductor substrate, the second electrode being in ohmic contact with the semiconductor substrate.
[0025]
The silicon carbide layer is located on the semiconductor substrate and has a higher resistance than the semiconductor substrate and has a first conductivity type drift region and a second conductivity type drift region provided in a part of an upper portion of the silicon carbide layer. A well region and a source region of the first conductivity type provided in the well region; a gate insulating film provided on a part of the silicon carbide layer; A gate electrode provided on at least a part of a portion of the well region sandwiched between the source region and the drift region with a gate insulating film interposed therebetween; The vertical MISFET may further include, as the first electrode, a source electrode joined to the region.
[0026]
The silicon carbide layer has a semi-insulating property, an operation layer having an operation region is provided on the silicon carbide layer, and forms a Schottky junction with the operation region on the operation layer. The MESFET in which the gate electrode and the source and drain electrodes located on the sides of the gate electrode may be provided as the first electrode.
[0027]
The silicon carbide layer includes an operation region having a source region and a drain region, a gate insulating film is provided on part of the silicon carbide layer, and the gate insulating film is provided on the silicon carbide layer. A lateral MISFET provided as the first electrode includes a gate electrode provided with the gate electrode, a source electrode provided on the source region, and a drain region provided on the drain region. You may.
[0028]
The method of manufacturing a semiconductor device according to the present invention includes a step (a) of epitaxially growing a silicon carbide layer on a wafer made of a silicon carbide substrate, and a step (b) of forming a plurality of electrodes above the silicon carbide layer. And (c) separating the wafer into a plurality of chips. In the step (c), at least two cutting lines that are not parallel to each other are substantially parallel to a cleavage plane of the semiconductor substrate. The cutting is performed so that
[0029]
As a result, the cut surface substantially coincides with the cleavage plane of the semiconductor substrate, so that the wafer can be cut more easily than before. Therefore, deterioration of the blade used for cutting can be suppressed, and the width of the cutting margin can be reduced. Therefore, the number of elements can be increased, and the cost can be reduced. Furthermore, since the occurrence of defects can be suppressed, the yield can be improved.
[0030]
In the step (c), the cutting is preferably performed such that all the cutting lines are substantially parallel to the cleavage plane of the semiconductor substrate.
[0031]
In the step (c), the wafer can be cut by dicing to make the step easier.
[0032]
In the step (b), by forming all sides of the planar shape of the electrode substantially parallel to the cleavage plane of the semiconductor substrate, a large electrode area can be obtained within a limited chip area. Thus, a semiconductor device having a large amount of current can be obtained.
[0033]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in which, when chips are formed by separating a wafer on which a plurality of elements are formed, separation in at least two directions that are not parallel is performed along the cleavage plane.
[0034]
(First Embodiment)
FIGS. 1A and 1B are a plan view and a cross-sectional view taken along line II, respectively, showing a wafer provided with a plurality of Schottky diodes (elements) in the first embodiment.
[0035]
As shown in FIG. 1A, in the wafer of the present embodiment, a plurality of Schottky diodes (elements) are arranged along a first cutting direction and a second cutting direction inclined at 60 degrees from the first cutting direction. The Schottky electrode 6 and the bonding pad 7 in each Schottky diode 9 are provided so that the side surfaces thereof are along two cutting directions.
[0036]
As shown in FIG. 1B, the wafer of the present embodiment has a main surface that is off-cut at an inclination of 8 degrees in the <11-12> direction from the (0001) plane. Concentration 1 × 10 18 cm -3 ~ 5 × 10 19 cm -3 A semiconductor substrate 1 made of 4H—SiC containing n-type impurities is used. On the upper surface (main surface) of the semiconductor substrate 1, a high resistance layer 2 of silicon carbide containing n-type carriers at a lower concentration than the semiconductor substrate 1 and having a thickness of 10 μm is provided. An operation region 8 and a guard ring 3 surrounding a side of the operation region 8 and containing a p-type impurity are provided above the high resistance layer 2. A high field oxide film 5 having a thickness of 1 μm is provided so as to cover the outer edge of the guard ring 3 in the high resistance layer 2. A Schottky electrode 6 made of nickel (Ni) having a thickness of 200 nm is provided over the inner edge portion and over the high field oxide film 5. On the Schottky electrode 6, a bonding pad 7 made of aluminum (Al) having a thickness of several μm is provided. On the lower surface (back surface) of the semiconductor substrate 1, an ohmic electrode 4 made of nickel having a thickness of about 200 nm is provided.
[0037]
In this specification, the surface in contact with the high-resistance layer 2 of the semiconductor substrate 1 is defined as an upper surface (main surface), and the surface in contact with the ohmic electrode 4 is defined as a lower surface (back surface). In this specification, an operation region refers to a region in which a current for operating an element flows.
[0038]
Next, a method for manufacturing the semiconductor device according to the present embodiment will be described with reference to FIGS. 2A to 2C are cross-sectional views illustrating a wafer of the semiconductor device according to the first embodiment.
[0039]
First, in the step shown in FIG. 2A, the main surface has a main surface that is off-cut from the (00001) plane in the <11-12> direction at an inclination of 8 degrees, and has a density of 1 × 10 18 cm -3 ~ 5 × 10 19 cm -3 A semiconductor substrate 1 made of 4H-SiC containing about n-type carriers is prepared. Then, silane (Si) is formed on the main surface of the semiconductor substrate 1 by a thermal CVD method. n H 2n + 2 ) And propane (C 2 H 6 ) And hydrogen (H 2 ) And nitrogen gas (N 2 By supplying a dopant gas such as), the high resistance layer 2 having a lower carrier concentration than the substrate is epitaxially grown. For example, in order to obtain a Schottky diode having a withstand voltage of 600 V, the thickness of the high resistance layer 2 is set to 10 μm or more and the carrier concentration is set to 1 × 10 5 Fifteen cm -3 ~ 1 × 10 16 cm -3 It is desirable to set to.
[0040]
Next, a 1 μm thick silicon oxide (SiO 2) 2 2.) Deposit a film and pattern it by photolithography and dry etching to form an implantation mask (not shown).
[0041]
Then, boron (B) is ion-implanted as a p-type impurity at an implantation energy of 30 KeV from above the implantation mask. At this time, in order to suppress the occurrence of defects, ion implantation is performed while maintaining the substrate temperature at 500 ° C. or higher. Note that aluminum may be used instead of boron as the p-type impurity.
[0042]
Then, after removing the implantation mask, activation annealing is performed at a temperature of 1500 ° C. or more in an inert gas atmosphere such as argon (Ar) or nitrogen. As a result, the portion of the high resistance layer 2 that surrounds the side of the operation region 8 has a dose of 1 × 10 Fifteen cm -2 A guard ring 3 including boron is formed. Here, the planar shape of the operation area 8 is a parallelogram (including a rhombus), and each side is set so as to be substantially parallel to the <11-12> direction.
[0043]
Next, in the step shown in FIG. 2B, nickel having a thickness of about 200 nm is vapor-deposited on the lower (back) surface of the semiconductor substrate 1 and then, in an atmosphere of an inert gas such as argon or nitrogen, at a temperature of 1000 ° C. The ohmic electrode 4 is formed by performing a heat treatment for about 2 minutes in the above. Thereafter, a gold (Au) film (not shown) having a thickness of about 1 μm is deposited on the lower surface of the ohmic electrode 4.
[0044]
Next, a silicon oxide film having a thickness of about 1 μm is formed on the upper surface of the high resistance layer 2 by the CVD method, and photolithography and hydrofluoric acid etching are performed so that the outer edge of the guard ring 3 is removed. A strip-shaped high-resistance field oxide film 5 is formed to cover. At this time, at least the inner edge of the guard ring 3 is exposed.
[0045]
Next, in a step shown in FIG. 2C, nickel having a thickness of 200 nm is deposited on the upper surface of the high-resistance layer 2 by a vacuum evaporation method, and is patterned by a photolithography method and a wet etching method. A Schottky electrode 6 is formed from over the operation region 8 of the resistance layer 2 and the inner edge of the guard ring 3 to over the high resistance field oxide film 5. Here, the edge of the outer surface of the Schottky electrode 6 is set to be above the guard ring 3 with the high resistance field oxide film 5 interposed therebetween. The plane shape of Schottky electrode 6 is a parallelogram, and each side is set so as to be substantially parallel to the <11-20> direction.
[0046]
Next, by performing a heat treatment at a temperature of about 400 ° C. for 5 minutes in an inert gas, a leakage current during operation can be suppressed.
[0047]
After that, aluminum having a thickness of about several μm is vapor-deposited on the substrate and patterned by photolithography and wet etching to form bonding pads 7 for wire bonding. Through the above steps, the wafer of the present embodiment can be obtained.
[0048]
The plane shapes of the operating region 8 and the Schottky electrode 6 are parallelograms, and the vertices are rounded with a radius of curvature of 50 μm or more to avoid electric field concentration. The wafer on which a plurality of Schottky diodes are formed becomes a chip through a dicing process, and the dicing process will be described below.
[0049]
First, the wafer set in the dicing apparatus is cut in accordance with a first cutting direction set in the <11-12> direction. Subsequently, the sample stage on which the wafer is fixed is rotated by 60 degrees and cut in accordance with the second cutting direction. According to this method, a chip having a parallelogram plane shape can be obtained by making all the cutting directions substantially parallel to the <11-12> direction.
[0050]
The wall interface of the wafer having a hexagonal crystal and the (001) plane as the main surface is a {1-100} plane, and the {1-100} plane is perpendicular to the (001) plane. , <11-12> directions. Since the cut surface obtained by dicing is substantially perpendicular to the main surface, if cut in parallel to the <11-20> direction, the cut surface becomes substantially {1-100}. In the present invention, a substrate having a main surface that is cut off by several degrees from the (00001) plane is used. However, since the off-angle is as small as 10 degrees or less, the cut plane is almost {1-1010} plane.
[0051]
Here, if cutting is performed in the <11-20> direction, the actual cut plane may coincide with the {1-1010} plane, or may be shifted. In particular, a wafer whose main surface is off-cut is set in a dicing apparatus with a shift corresponding to the angle of the off-cut, so that the cut surface of the chip may be shifted by about the off-cut angle. However, even if a deviation of several degrees from the {1-1-100} plane occurs, dicing can be performed on a cut plane closer to the cleavage plane than in the conventional case, and an effect can be obtained. From the viewpoint of the deviation from the wall interface described above, the off-cut angle of the wafer is preferably within 10 degrees.
[0052]
Next, the chip is die-bonded to a lead frame, the Schottky electrode 6 is wire-bonded to the lead frame, and then sealed with a resin for packaging. Through the above steps, the semiconductor device (chip) of the present embodiment can be formed.
[0053]
By the way, in this embodiment, a step may be used as a reference instead of the orientation flat as a reference for forming an element on a wafer and separating it into chips. Since the wafer maker claims that the orientation of the orientation flat in the silicon carbide substrate is shifted from the crystal axis by a maximum of 10 degrees, the cleavage plane can be known more accurately by using the step as a reference than the orientation flat. Hereinafter, the method will be specifically described.
[0054]
The wafer that has been off-cut in the <11-20> direction from the (001) plane has a step in the <1-100> direction, and steps are present in the <1-100> direction. By cutting in a direction inclined by 30 ° or 90 ° from the steps along the line, a cut surface of {1-1010} plane is obtained. In the present embodiment, a plane inclined by 90 ° from the <1-1100> direction among these {1-1100} planes on the basis of the step is set as the plane of the first side of the parallelogram. .
[0055]
Then, when aligning the implantation mask or forming the Schottky electrode 6 and the bonding pad 7, the wafer is aligned along the first side perpendicular to the above steps.
[0056]
Thereafter, when dicing the wafer, the wafer is cut with the direction perpendicular to the above steps as the first cutting direction. Thereafter, cutting is performed along a second direction inclined by 60 degrees or 120 degrees from the first direction.
[0057]
Next, the measurement result of the width (cut margin) of a portion lost when the wafer is diced by the method of the present embodiment will be described in comparison with the measurement result of the conventional cutting method. In this measurement, a 2 inch diameter 4H-SiC substrate that was off-cut at an angle of 8 ° from the (00001) plane in the <11-12> direction was used. Then, ten substrates having a plurality of elements formed on the substrate were prepared, and the cutting was repeated using one blade.
[0058]
FIG. 3A is a schematic view showing a conventional cutting direction. In this method, the <11-20> direction perpendicular to the orientation flat is set as the first cutting direction, and the direction perpendicular to the first cutting direction is set as the second cutting direction, and the length of the side is set. A wafer having a diameter of 2 inches in which chip regions each having a length of 2 mm are arranged was cut. In this specification, a chip area refers to an area allocated to one element on a wafer, and is obtained by adding an area obtained by adding a size of a region (cut margin) lost by dicing to an actually obtained chip size. Have.
[0059]
FIG. 11A is a table showing a measurement result of a margin when a silicon carbide wafer is cut by a conventional method. As shown in FIG. 11 (a), as the number of processed sheets increases, the cutting margin increases in both the first cutting direction and the second cutting direction. This increase in the cutting margin is due to the deterioration of the blade. Blade degradation also occurs when cutting other materials such as silicon semiconductors, but silicon carbide semiconductors are materials having the second highest Mohs hardness next to diamond, so that particularly significant degradation occurs.
[0060]
Further, in the first cutting direction parallel to the orientation flat, the cutting margin for the first sheet is 50 μm and the cutting margin for the tenth sheet is 100 μm, whereas the second sheet perpendicular to the orientation flat is 100 μm. In the cutting direction, the cutting margin when the number of processed sheets was 1 was 50 μm, and when the 10th sheet was processed was 200 μm. As can be seen, in the direction perpendicular to the orientation flat, the rate of enlargement of the margin with the increase in the number of processed sheets is large. Conventionally, in order to secure this margin, the distance between the elements on the wafer had to be set to be as large as about 250 μm.
[0061]
FIG. 4 is an enlarged view of a chip cut from a wafer when the number of processed wafers is ten in the related art. The unevenness on the end face in the first cutting direction parallel to the orientation flat is relatively gentle, but large unevenness is generated on the end face in the second cutting direction. Near the edge of the chip, the surface layer is peeled from the end face to about 500 μm from the end face. Many were doing.
[0062]
This is because the first cutting direction is substantially along the <11-12> direction of the cleavage direction, so that cutting can be performed with a small stress, but the second cutting direction is not along the cleavage plane. For this reason, a large stress is applied at the time of cutting to cause chipping, and further, microcleavage occurs along the crystal axis direction. When such chipping or cleavage occurs, not only is it necessary to cut out a wide area, but also the breakdown voltage of the semiconductor element is reduced.
[0063]
FIG. 3B is a schematic diagram illustrating a cutting direction according to the present embodiment. In this measurement, a wafer having a diameter of 2 inches in which chip areas having side lengths of 2 mm and 3.4 mm are arranged was diced to determine the width of the lost area.
[0064]
FIG. 11B is a table showing the measurement results of the margin when the silicon carbide wafer is cut by the method of the present embodiment. As shown in FIG. 11B, both the first cutting line and the second cutting line had a cutting margin of 50 μm for the first processed sheet and 100 μm for the tenth processed sheet. No large chip was found at the tip end. Therefore, the interval between the elements on the wafer can be set to about 150 μm, which is shorter than in the related art.
[0065]
In this embodiment, since the cutting line of the wafer is aligned with the cleavage plane, dicing can be performed more easily than in the past. Accordingly, chipping or the like can be made less likely to occur, deterioration of blades such as a blade used for dicing can be suppressed, and the width of the cutting margin can be reduced. As a result, the number of elements that can be obtained can be increased, and the cost can be reduced.
[0066]
Further, when cutting is performed along the cleavage plane, stress applied to the wafer can be reduced, so that occurrence of defects can be suppressed as compared with the related art. As a result, it is possible to prevent a decrease in breakdown voltage of the device due to the defect extending to the operation region of the device, and to improve the yield.
[0067]
Further, by forming the Schottky electrode 6 having a plane shape of a parallelogram corresponding to the plane shape of the chip, the electrode area can be increased in a limited chip area, and the obtained current amount can be increased. Can be more.
[0068]
Further, since the cutting direction is the same as the conventional two directions, the dicing apparatus does not increase the number of times the wafer is rotated and set when changing the cutting direction.
[0069]
(Second embodiment)
FIGS. 5A and 5B are a plan view showing a wafer on which a plurality of Schottky diodes (elements) are formed and a cross-sectional view taken along line VV in the second embodiment.
[0070]
As shown in FIG. 5A, in the wafer according to the present embodiment, the chip area divided by the first cutting direction and the second and third cutting directions inclined by 60 degrees from the first cutting direction. A plurality of Schottky diodes (elements) 9 are arranged, and each Schottky electrode 6 and bonding pad 7 have a triangular planar shape whose side surfaces are parallel to three cutting directions. The vertices of the triangle are rounded with a radius of curvature of 50 μm or more to avoid electric field concentration. Other structures and manufacturing methods are the same as those described in the first embodiment, and thus description thereof is omitted.
[0071]
When separating a wafer, the wafer is set on a sample table of a dicing apparatus and cut in a first cutting direction. Then, the sample table is rotated by 60 degrees and cut in a second cutting direction. Rotate by 60 degrees and cut in the third cutting direction.
[0072]
Hereinafter, a measurement result of a width (cut margin) of a portion lost when dicing a wafer by the method of the present embodiment will be described with reference to FIG. This measurement was performed by dicing a 2 inch diameter wafer having a triangular chip area with each side 2 mm long.
[0073]
FIG. 11C is a table showing the measurement results of the margin when the silicon carbide wafer is cut by the method of the present embodiment. As shown in FIG. 7, in the first cutting direction, the cutting margin was 50 μm for the first processed sheet and 120 μm for the tenth processed sheet. In the second cutting direction, the cutting margin was 50 μm for the first processed sheet and 110 μm for the tenth sheet, and in the third cutting direction, the cutting margin was 50 μm for the first processed sheet and 120 μm for the tenth sheet. . No large chip was found at the tip end. Therefore, the interval between the elements on the wafer can be set to about 150 μm, which is shorter than in the related art.
[0074]
In this embodiment, since the cutting line of the wafer is aligned with the cleavage plane, dicing can be performed more easily than in the past. Thereby, deterioration of the blade such as a blade used for dicing can be suppressed, and the width of the cutting margin can be reduced. As a result, the number of elements can be increased, and the cost can be reduced.
[0075]
Further, when cutting is performed along the cleavage plane, stress applied to the wafer can be reduced, so that occurrence of defects can be suppressed as compared with the related art. As a result, it is possible to prevent a decrease in breakdown voltage of the device due to the defect extending to the operation region of the device, and to improve the yield.
[0076]
Further, by forming the Schottky electrode 6 having a plane shape of a parallelogram corresponding to the plane shape of the chip, the electrode area can be increased in a limited chip area, and the obtained current amount can be increased. Can be more.
[0077]
(Third embodiment)
FIGS. 6A and 6B are a plan view showing a wafer provided with a plurality of PN diodes (elements) in the third embodiment, and a cross-sectional view taken along line VI-VI.
[0078]
As shown in FIG. 6A, in the wafer of the present embodiment, a plurality of PN diodes (elements) 20 are arranged along a first cutting direction and a second cutting direction inclined at 60 degrees from the first cutting direction. Are arranged, and the second electrode 17 and the bonding pad 18 in each PN diode 20 are provided in a plane shape of a parallelogram so that the side surfaces thereof are along two cutting directions.
[0079]
As shown in FIG. 6B, the wafer of the present embodiment has a main surface that is off-cut at an inclination of 8 degrees in the <11-12> direction from the (0001) plane. Concentration 1 × 10 18 cm -3 The semiconductor substrate 11 made of 4H—SiC containing the above n-type carriers is used. A first region 13a containing n-type carriers at a lower concentration than the semiconductor substrate 11 and a second region 13b provided on the first region 13a and containing a high-concentration p-type impurity are formed on the semiconductor substrate 11. , Which is provided on the second region 13b and has a higher concentration of p-type impurities than the second region 13b. + Silicon carbide layer 12 including layer 14 is provided. Groove 15 having a depth of several μm is provided in silicon carbide layer 12 so as to surround the side of operation region 19, and a mesa structure is formed.
[0080]
P of silicon carbide layer 12 + On top of layer 14, p + A second electrode (p-type ohmic electrode) 17 having a thickness of about 200 nm, which is in ohmic contact with the layer 14 and in which aluminum and nickel are alternately laminated, is provided. Is provided.
[0081]
On the lower surface (back surface) of the semiconductor substrate 11, a first electrode (n-type ohmic electrode) 16 made of nickel and having a thickness of about 200 nm is provided. On the lower surface of the first electrode 16, a gold film (see FIG. (Not shown).
[0082]
Next, a method of manufacturing a wafer according to the present embodiment will be described with reference to FIGS. FIGS. 7A to 7C are cross-sectional views illustrating a manufacturing process of a semiconductor device in a wafer state according to the third embodiment.
[0083]
First, in the step shown in FIG. 7A, the main surface has a main surface that is off-cut from the (00001) plane in the <11-12> direction at an inclination of 8 degrees, and has a density of 1 × 10 18 cm -3 cm -3 A semiconductor substrate 11 made of 4H—SiC containing the above n-type carriers is prepared.
[0084]
Then, a raw material gas such as silane or propane, hydrogen (H 2 ) And a dopant gas such as nitrogen gas are supplied to epitaxially grow the silicon carbide layer 12 having a lower carrier concentration than the substrate. For example, in order to obtain a PN diode having a withstand voltage of 600 V, the thickness of silicon carbide layer 12 is set to 10 μm or more and the carrier concentration is set to 1 × 10 5 Fifteen cm -3 ~ 1 × 10 16 cm -3 It is desirable to set to.
[0085]
Next, in the step shown in FIG. 7B, aluminum or boron is ion-implanted from above the substrate to form a p-type second region 13b above silicon carbide layer 12. At this time, the region of the silicon carbide layer 12 excluding the second region 13b becomes the first region 13a. Here, the second region 13b has at least 1 × 10 10 times or more the n-type carrier concentration of the first region 13a. 17 cm -3 ~ 1 × 10 18 cm -3 The depth is preferably set to a depth such that a depletion layer generated during operation does not reach the first region 13a, for example, a depth of about 1 μm.
[0086]
Next, aluminum or boron is ion-implanted into the upper portion of second region 13b, so that a portion (outermost surface) of silicon carbide layer 21 located above second region 13b has a concentration of 1 × 10 18 cm -3 P containing the above p-type impurities + The layer 14 is formed. This p + With the layer 14, an ohmic junction can be formed between the second electrode 17 to be formed later and the second region 13b. Thereafter, in order to activate boron or aluminum, activation annealing is performed at a temperature of 1500 ° C. or more for 30 minutes in an inert gas atmosphere.
[0087]
Next, a groove 15 having a depth of several μm is terminated by photolithography and dry etching so that each side surrounds the side of the parallelogram-shaped operation region 19 parallel to the <11-20> direction. Form as Thereby, a mesa structure is formed. Here, the groove 15 is formed at least deeper than the portion where the PN junction is formed.
[0088]
Next, in the step shown in FIG. 7C, nickel having a thickness of about 200 nm is deposited on the lower surface (back surface) of the semiconductor substrate 11 and then at a temperature of 1000 ° C. in an inert gas atmosphere such as argon or nitrogen. The first electrode (n-type ohmic electrode) 16 is formed by performing heat treatment for about 2 minutes. Thereafter, a gold film (not shown) having a thickness of about 1 μm is deposited on the lower surface of the ohmic electrode 4.
[0089]
Next, p of silicon carbide layer 12 + After a resist is deposited on the layer 14 and patterned by photolithography, a laminated film of aluminum and nickel having a thickness of about 200 nm is deposited and lifted off, so that each side is in the <11-20> direction. A parallelogram-shaped second electrode (p-type ohmic electrode) 17 is formed. Thereafter, heat treatment is performed at a temperature of 1000 ° C. for about 2 minutes in an atmosphere of an inert gas such as argon or nitrogen to obtain ohmic characteristics.
[0090]
Thereafter, aluminum having a thickness of about 1 μm is vapor-deposited on the substrate, and is patterned by photolithography and wet etching to form bonding pads 18 for wire bonding. Through the above steps, the wafer of the present embodiment can be obtained.
[0091]
Note that p + The plane shapes of the layer 14, the operating region 19, and the second electrode 17 are parallelograms, and the vertices are rounded with a radius of curvature of 50 μm or more to avoid electric field concentration. The wafer on which a plurality of Schottky diodes are formed becomes a chip through a dicing process, and the dicing process will be described below.
[0092]
First, the wafer set in the dicing apparatus is cut in accordance with a first cutting direction set in the <11-12> direction. Subsequently, the sample stage on which the wafer is fixed is rotated by 60 degrees and cut in accordance with the second cutting direction. According to this method, a chip having a parallelogram plane shape can be obtained by making all the cutting directions substantially parallel to the <11-12> direction.
[0093]
The wall interface of the wafer having a hexagonal crystal and the (001) plane as the main surface is a {1-100} plane, and the {1-100} plane is perpendicular to the (001) plane. , <11-12> directions. Since the cut surface obtained by dicing is substantially perpendicular to the main surface, if cut in parallel to the <11-20> direction, the cut surface becomes substantially {1-100}. In the present invention, a substrate having a main surface that is cut off by several degrees from the (00001) plane is used. However, since the off-angle is as small as 10 degrees or less, the cut plane is almost {1-1010} plane.
[0094]
Here, if cutting is performed in the <11-20> direction, the actual cut plane may coincide with the {1-1010} plane, or may be shifted. In particular, a wafer whose main surface is off-cut is set in a dicing apparatus with a shift corresponding to the angle of the off-cut, so that the cut surface of the chip may be shifted by about the off-cut angle. However, even if a deviation of several degrees occurs from the {1-1-100} plane, dicing can be performed in a direction closer to the cleavage plane than in the conventional case, and the effect can be obtained. From the viewpoint of the deviation from the wall interface described above, the off-cut angle of the wafer is preferably within 10 degrees.
[0095]
Next, the chip is die-bonded to a lead frame, the second electrode 17 is wire-bonded to the lead frame, and then sealed with a resin and packaged. Through the above steps, the semiconductor device (chip) of the present embodiment can be formed.
[0096]
By the way, in the present embodiment, a step may be used as a reference as in the first embodiment as a reference when forming elements on a wafer and separating them into chips.
[0097]
Next, a measurement result of a width (cut margin) of a portion lost when dicing a wafer by the method of the present embodiment will be described with reference to FIG. This measurement is performed by using a method similar to that of the first embodiment, by dicing a wafer having a diameter of 2 inches in which chip areas having side lengths of 2 mm and 3.4 mm are arranged, and obtaining the width of the lost area. Was.
[0098]
FIG. 12A is a table showing a measurement result of a margin when a silicon carbide wafer is cut by the method of the present embodiment. As shown in FIG. 12 (a), both the first cutting line and the second cutting line had a cutting margin of 50 μm for the first processed sheet and 100 μm for the tenth processed sheet. No large chip was found at the tip end. Therefore, the interval between elements on the wafer can be set to about 150 μm, which is shorter than in the related art.
[0099]
In the present embodiment, the same effects as those of the first embodiment can be obtained, and thus the description thereof is omitted.
[0100]
(Fourth embodiment)
FIGS. 8A and 8B are a plan view showing a wafer provided with a plurality of PN diodes (elements) in the fourth embodiment, and a cross-sectional view taken along line XX.
[0101]
As shown in FIG. 8A, in the wafer of the present embodiment, a plurality of regions are defined in a region divided as a first cutting direction and second and third cutting directions inclined 60 degrees from the first cutting direction. Are arranged, and the second electrode (p-type ohmic electrode) 17 and the bonding pad 18 have a triangular planar shape whose side surfaces are parallel to the three cutting directions. The vertices of the triangle are rounded with a radius of curvature of 50 μm or more to avoid electric field concentration. Other structures and manufacturing methods are the same as those described in the first embodiment, and thus description thereof is omitted.
[0102]
Each side of the triangle is along the <11-12> direction parallel to the {1-100} plane. When separating a wafer, the wafer is set on a sample table of a dicing apparatus and cut in a first cutting direction. Then, the sample table is rotated by 60 degrees and cut in a second cutting direction. Rotate by 60 degrees and cut in the third cutting direction.
[0103]
Hereinafter, the measurement result of the width (cut margin) of the portion lost when the wafer is diced by the method of the present embodiment will be described with reference to FIG. This measurement was performed by dicing a 2-inch diameter wafer having a triangular chip area with a side length of 2 mm.
[0104]
FIG. 12B is a table showing the measurement results of the cutting margin when the silicon carbide wafer is cut by the method of the present embodiment. As shown in FIG. 12 (b), in the first cutting direction, the second cutting direction, and the third cutting direction, the cutting margin is 50 μm for the first processed sheet and 110 μm for the tenth processed sheet, which is almost the same. The same value was shown. No large chip was found at the tip end. Therefore, the interval between the elements on the wafer can be set to about 150 μm, which is shorter than in the related art.
[0105]
The effects obtained in the present embodiment are the same as those in the second embodiment, and thus description thereof will be omitted.
[0106]
(Fifth embodiment)
FIGS. 9A and 9B are a plan view showing a wafer provided with a plurality of double-implantation insulated gate transistors (MOSFETs) and a cross-sectional view taken along line IX-IX in the fifth embodiment.
[0107]
As shown in FIG. 9A, in the wafer of the present embodiment, a plurality of double-implantation insulated gate types are provided along a first cutting direction and a second cutting direction inclined at 60 degrees from the first cutting direction. Transistors (elements) 32 are arranged, and each double injection insulated gate transistor 32 is provided in a plane shape of a parallelogram so that the side surface is along two cutting directions.
[0108]
As shown in FIG. 9B, the wafer of this embodiment has a main surface that is off-cut at an inclination of 8 degrees in the <11-20> direction from the (0001) plane. Concentration 1 × 10 18 cm -3 The semiconductor substrate 21 made of 4H-SiC containing the above n-type carriers is used. On the semiconductor substrate 21, a drift region 22a, a plurality of well regions 23 provided in a triangular planar shape in the element region 33, a source region 24 provided in the well region 23, and a Silicon carbide having a thickness of about 10 μm, comprising an impurity injection layer 25 for a PN diode provided so as to surround the side and three guard rings 26 provided so as to surround the outside of the impurity injection layer 25. A layer 22 is provided.
[0109]
Then, nickel 200 having a thickness of about 200 nm extends from source region 24 formed in one well region 23 of silicon carbide layer 22 to source region 24 formed in another well region 23. Is provided, and a gate electrode 31 made of aluminum having a thickness of about 200 nm is provided on the gate insulating film 27.
[0110]
A source electrode 29 having a thickness of about 200 nm is provided over source region 24 provided in one well region 23 of silicon carbide layer 22 and over an exposed portion of well region 23 surrounded by source region 24. The second electrode 34 made of nickel having a thickness of about 200 nm is provided on the impurity implantation layer 25.
On the lower surface of the semiconductor substrate 21, a drain electrode 28 made of nickel having a thickness of about 200 nm is provided.
[0111]
Next, a method for manufacturing a wafer according to the present embodiment will be described with reference to FIGS.
[0112]
First, in the step shown in FIG. 10A, the main surface has a main surface that is off-cut from the (00001) plane in the <11-12> direction at an inclination of 8 degrees, and has a density of 1 × 10 18 cm -3 A semiconductor substrate 21 made of 4H-SiC containing the above n-type carriers is prepared.
[0113]
By supplying a source gas such as silane or propane, a carrier gas such as hydrogen and a dopant gas such as nitrogen gas onto the main surface of the semiconductor substrate 21 by a thermal CVD method, the carrier concentration is lower than that of the semiconductor substrate 21. Is epitaxially grown. For example, in order to obtain a double injection insulated gate transistor having a withstand voltage of 600 V, the thickness of silicon carbide layer 22 is set to 10 μm or more, and the carrier concentration is set to 1 × 10 5 Fifteen cm -3 ~ 1 × 10 16 cm -3 It is desirable to set to.
[0114]
Next, a silicon oxide film (SiO 2) having a thickness of about 3 μm is formed on the upper surface of the silicon carbide layer 22 by a CVD method. 2 ) (Not shown), and patterning by photolithography and dry etching to form an implantation mask (not shown) for opening a part of the element region 33. Here, the element region 33 refers to a region where a current for operating the element flows.
[0115]
Thereafter, aluminum or boron is ion-implanted while maintaining the temperature at about 500 ° C. in order to suppress the occurrence of implantation defects. Thereby, well region 23 having a plurality of triangular planar shapes all sides of which are parallel to <11-20> direction is formed in element region 33 of silicon carbide layer 22. If a region of the silicon carbide layer 22 other than the well region 23 is referred to as a drift region 22a, the well region 23 is at least 1 × 10 10 times or more the size of the drift region 22a. 17 ~ 1 × 10 18 cm -13 It is desirable to have an n-type impurity concentration of about 1 μm, and it is desirable to have a depth of about 1 μm.
[0116]
Simultaneously with the formation of the well region 23, an impurity implantation layer 25 for a PN diode and three guard rings 26 having a width of 2 μm and spaced at 10 μm are provided so as to surround the sides of the element region 33. Form.
[0117]
Next, in a step shown in FIG. 10B, after removing the mask pattern for the well region 23 with hydrofluoric acid, a 1 μm thick silicon oxide film (SiO 2 film) is formed on the upper surface of the silicon carbide layer 22 by the CVD method. 2 ) (Not shown), and patterning by photolithography and dry etching to form an implantation mask (not shown) for opening a part of the well region 23. After that, the source region 24 is formed in the well region 23 by ion-implanting nitrogen or phosphorus (P) while keeping the temperature at about 500 ° C. in order to suppress the occurrence of implantation defects. The source region 24 is at least 10 × 1 × 10 19 ~ 1 × 10 20 cm -13 It is desirable to have an n-type carrier concentration of about 3 μm, and it is desirable to provide at least a depth of about 3 μm deeper than a depletion layer generated at the time of operation.
[0118]
The well region 23 and the source region 24 are set so that a punch-through in which the depletion layer extending from the drift region 22a and the depletion layer extending from the source region 24 come into contact in the well region 23 during operation can be avoided.
[0119]
Subsequently, after the implantation mask is removed with hydrofluoric acid, activation annealing is performed at a high temperature of 1500 ° C. or higher in order to activate the dopants contained in the well region 23 and the source region 24.
[0120]
Next, after cleaning the surface of the silicon carbide layer 22, the substrate is held in a quartz tube, and at a temperature of 1100 ° C. for 3 hours while flowing bubbling oxygen of 2.5 SLM (2.5 l / min). To form a thermal oxide film (not shown) having a thickness of 40 nm. The thickness of this thermal oxide film is desirably 40 nm or more to ensure a gate-source breakdown voltage of 20 V or more.
[0121]
Thereafter, the gate insulating film 27 extending from the source region 24 formed in one well region 23 to the source region 24 formed in the other well region 23 is patterned by patterning the thermal oxide film. Form.
[0122]
Next, while the upper surface (main surface) of the substrate is protected, the thermal oxide film naturally formed on the lower surface (back surface) of the semiconductor substrate 21 is removed with buffered hydrofluoric acid, and then the thickness is about 200 nm. The drain electrode 28 is vacuum-deposited by depositing nickel.
[0123]
Next, after a resist is formed on the upper surface of the silicon carbide layer 22 by photolithography and patterned, nickel having a thickness of 200 nm is vacuum-deposited. Thereafter, the resist is removed by infiltrating the substrate with an organic solvent, and lift-off is performed, so that the source region 24 provided in one well region 23 and the exposed portion of the well region 23 surrounded by the source region 24 are removed. Over this, a source electrode 29 is formed. At this time, a PN diode is formed by forming second electrode 34 on impurity implantation layer 25 in silicon carbide layer 22.
[0124]
Then, in order to form ohmic junction between the drain electrode 28 and the semiconductor substrate 21 and the contact between the source electrode 29 and the silicon carbide layer 22 in an inert gas such as argon or nitrogen at a temperature of 1000 ° C. A minute annealing (RTA) is performed.
[0125]
Next, in a step shown in FIG. 10C, aluminum having a thickness of 200 nm is deposited on the silicon carbide layer 22 and patterned by photolithography and wet etching to form a gate electrode on the gate insulating film 27. 31 are formed.
[0126]
Next, an interlayer insulating film (not shown) covering gate electrode 31 and source electrode 29 is formed by depositing a silicon oxide film having a thickness of 1 μm on silicon carbide layer 22 by plasma CVD or the like. Subsequently, a via hole (not shown) that reaches the upper surfaces of the gate electrode 31 and the source electrode 29 through the interlayer insulating film is formed by forming a resist and patterning by photolithography and dry etching.
[0127]
Thereafter, the resist is removed, aluminum is deposited on the interlayer insulating film, and patterning is performed to form an upper wiring (not shown) having a thickness of 2 μm that fills the via hole. Through the above steps, elements are formed on the wafer.
[0128]
The wafer on which a plurality of double-implantation insulated gate transistors (elements) are formed into chips through a dicing process as described above. The dicing process will be described below.
[0129]
First, the wafer set in the dicing apparatus is cut in accordance with a first cutting direction set in the <11-12> direction. Subsequently, the sample stage on which the wafer is fixed is rotated by 60 degrees and cut in accordance with the second cutting direction. According to this method, a chip having a parallelogram plane shape can be obtained by making all the cutting directions substantially parallel to the <11-12> direction.
[0130]
Here, if cutting is performed in the <11-20> direction, the actual cut plane may coincide with the {1-1010} plane, or may be shifted. In particular, a wafer whose main surface is off-cut is set in a dicing apparatus with a shift corresponding to the angle of the off-cut, so that the cut surface of the chip may be shifted by about the off-cut angle. However, even if a deviation of several degrees occurs from the {1-1-100} plane, dicing can be performed in a direction closer to the cleavage plane than in the conventional case, and the effect can be obtained.
[0131]
Next, the chip is die-bonded to the lead frame, the chip is wire-bonded to the lead frame, and then sealed with a resin and packaged. Through the above steps, the semiconductor device (chip) of the present embodiment can be formed.
[0132]
By the way, in the present embodiment, a step may be used as a reference as in the first embodiment as a reference when forming elements on a wafer and separating them into chips.
[0133]
Next, the measurement result of the width (cut margin) of a portion lost when the wafer is diced by the method of the present embodiment will be described with reference to FIG. This measurement is performed by using a method similar to that of the first embodiment, by dicing a wafer having a diameter of 2 inches in which chip areas having side lengths of 2 mm and 3.4 mm are arranged, and obtaining the width of the lost area. Was.
[0134]
FIG. 12C is a table showing the measurement results of the margin when the silicon carbide wafer is cut by the method of the present embodiment. As shown in FIG. 12C, in the first cutting line, the cutting margin is 50 μm for the first processed sheet and 100 μm for the tenth processed sheet, and in the second cutting line, the cutting margin is the processed sheet number. It was 50 μm for the first sheet and 110 nm for the tenth sheet. No large chip was found at the tip end. Therefore, the interval between the elements on the wafer can be set to about 150 μm, which is shorter than in the related art.
[0135]
In the present embodiment, the same effects as those of the first embodiment can be obtained, and thus the description thereof is omitted.
[0136]
In the above embodiment, the number of MOSFET cells (well regions 23) provided in one element region is eight. However, in the present invention, another number may be used. The number of cells can be adjusted.
[0137]
In the present embodiment, the planar shape of the cell shape (well region) is a triangle, and the planar shape of the element region 33 and the chip is a parallelogram. However, the planar shape of the cell shape (well region), the element region 33 and the chip is May be either a parallelogram or a triangle, and may be in any combination.
[0138]
(Sixth embodiment)
FIGS. 13A and 13B are a plan view showing a wafer provided with a plurality of field effect transistors (MESFETs) and a cross-sectional view taken along line XIII-XIII in the sixth embodiment.
[0139]
As shown in FIG. 13A, in the wafer according to the present embodiment, a plurality of chip regions are separated by a first cutting direction and a second cutting direction inclined by 60 degrees from the first cutting direction. A MESFET (element) 40 is provided. A gate electrode 46 is provided so as to traverse an operation region 49 in the chip region. On both sides of the gate electrode on the operation region 49, ohmic electrodes 45 functioning as a source electrode and a drain electrode are provided. Is provided. Here, the gate electrode 46 and the ohmic electrode 45 are provided so that their side surfaces are along two cutting directions. Note that each side of the ohmic electrode 45 and the gate electrode 46 is parallel to the <11-20> direction, and each vertex of the ohmic electrode 45 and the gate electrode 46 is rounded with a radius of curvature of 50 μm or more to avoid electric field concentration. Have been.
[0140]
As shown in FIG. 13B, the wafer of the present embodiment has a main surface that is off-cut from the (00001) plane in the <11-20> direction at an inclination of 8 degrees, and Concentration 1 × 10 18 cm -3 ~ 5 × 10 19 cm -3 A semiconductor substrate 41 made of 4H-SiC containing n-type impurities is used. On the upper surface (main surface) of semiconductor substrate 41, a semi-insulating layer 42 of a 5 μm-thick silicon carbide layer not intentionally doped is provided. On the semi-insulating layer 42, a concentration of 1 × 10 Fifteen cm -3 An n− layer 43 having a thickness of 2 μm and a n-type impurity concentration of about 1 × 10 4 19 cm -3 The n + layer 44 having a thickness of 0.5 μm and including the n-type carrier is provided. Note that the n + layer 44 and the n− layer 43 are operation layers including the operation region 49.
[0141]
A groove 47 is formed by penetrating the n + layer 44 and removing the upper portion of the n− layer 43 so as to extend vertically through the center of the operation region 49 of the device in the wafer. On the −layer 43, a gate electrode 46 made of nickel (Ni) with a thickness of 200 nm and forming a Schottky junction with the n− layer 43 is provided. On the other hand, the ohmic electrode 45 made of nickel (Ni) having a thickness of 200 nm is provided on the n + layer 44 in portions of the operation region 49 of the wafer located on both sides of the groove 47. Here, two ohmic electrodes 45 are provided separately from each other in one chip region, and the n + layer 44 located below the two ohmic electrodes 45 functions as a source and a drain.
[0142]
Next, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. 14A to 14D are cross-sectional views illustrating a manufacturing process of the semiconductor device according to the sixth embodiment.
[0143]
First, in the step shown in FIG. 14A, the main surface has a main surface that is off-cut from the (00001) plane in the <11-12> direction at an inclination of 8 degrees, and has a density of 1 × 10 18 cm -3 ~ 5 × 10 19 cm -3 A semiconductor substrate 41 made of 4H-SiC containing n-type impurities is prepared. By supplying a source gas such as silane or propane or a carrier gas such as hydrogen onto the main surface of the semiconductor substrate 41 by a thermal CVD method, a semi-insulating layer having a thickness of 10 μm which is not intentionally doped with impurities is supplied. 42 is deposited. Here, the present embodiment is an embodiment of a MESFET which is a lateral device, and it is preferable that no current flows in the vertical direction (vertical direction) of the substrate. Therefore, the dopant concentration of the semi-insulating layer 42 is preferably as low as possible, and the concentration of the n-type impurity in the semi-insulating layer 42 is at most 1 × 10 Fifteen cm -3 It is preferable to set the following.
[0144]
Next, in the step shown in FIG. 14B, a concentration of 1 × 10 Fifteen cm -3 An n− layer 43 of a silicon carbide layer having a thickness of 2 μm containing about n-type impurities is epitaxially grown, 18 cm -3 ~ 5 × 10 19 cm -3 An n + layer 44 having a thickness of 0.5 μm and containing about n-type impurities is epitaxially grown.
[0145]
Next, in the step shown in FIG. 14C, the upper portion of the n− layer 43 is removed through the n + layer 44 by photolithography and dry etching so as to traverse the center of the operation region 49. A groove 47 is formed. Simultaneously with the formation of the groove 47, a groove 48 is formed so as to penetrate the n + layer 44 and remove the upper part of the n− layer 43 so as to surround the operation region 49 of the element.
[0146]
Next, in the step shown in FIG. 14D, nickel (Ni) having a thickness of 200 nm is deposited on the surface of the n + layer 44 located on the side of the groove 47 by using a lift-off method, and an inert gas The ohmic electrode 45 is formed by performing a heat treatment at 1000 ° C. for 5 minutes in an atmosphere. The ohmic electrodes 45 are provided apart from each other so as to sandwich the side of the gate electrode 46, and function as a source electrode and a drain electrode, respectively. Then, a portion of the n + layer 44 located below the ohmic electrode 45 functions as a source region and a drain region.
[0147]
Thereafter, a gate electrode 46 made of nickel (Ni) having a thickness of 200 nm and having a Schottky junction with the n − layer 43 is formed on the n − layer 43 exposed on the surface of the groove 47 by a lift-off method. Through the above steps, the wafer of the present embodiment can be obtained.
[0148]
The wafer on which the plurality of MESFETs are formed becomes a chip through a dicing process, which will be described below.
[0149]
First, the wafer set in the dicing apparatus is cut in accordance with the first cutting direction set in the <11-12> direction. Subsequently, the sample stage on which the wafer is fixed is rotated by 60 degrees and cut in accordance with the second cutting direction. According to this method, a chip having a parallelogram planar shape can be obtained by making all the cutting directions substantially parallel to the <11-12> direction.
[0150]
Here, when cutting is performed in the <11-20> direction, the actual cut surface may coincide with the {1-100} plane, or may be misaligned. In particular, a wafer whose main surface is off-cut is set in a dicing apparatus with a shift corresponding to the angle of the off-cut, so that the cut surface of the chip may be shifted by about the off-cut angle. However, even if a deviation of several degrees from the {1-1-100} plane occurs, dicing can be performed on a cut surface closer to the cleavage surface than in the related art, and the effect can be obtained.
[0151]
Next, the chip is die-bonded to a lead frame, and the ohmic electrode 45 and the gate electrode 46 are wire-bonded to the lead frame, and then sealed with a resin and packaged. Through the above steps, the semiconductor device (chip) of the present embodiment can be formed.
[0152]
By the way, in the present embodiment, as a reference when forming elements on a wafer and separating them into chips, a step may be used as a reference similarly to the first embodiment.
[0153]
Even in such a lateral device, the same effects as those of the first to fifth embodiments can be obtained. That is, the cutting margin was small and no large chip was found at the chip end. Therefore, the interval between elements on the wafer can be set shorter than before.
[0154]
(Seventh embodiment)
FIGS. 15A and 15B are a plan view showing a wafer provided with a plurality of lateral MISFETs and a cross-sectional view taken along line XV-XV in the seventh embodiment.
[0155]
As shown in FIG. 15A, in the wafer of the present embodiment, a plurality of chip regions are divided by a first cutting direction and a second cutting direction inclined by 60 degrees from the first cutting direction. A horizontal MISFET (element) 50 is arranged. A gate electrode 62 is provided so as to extend longitudinally through the operation region 64 in the chip region. A source electrode 59 and a drain electrode 60 are provided on the operation region 64 on the side of the gate electrode 62. Have been. Here, the gate electrode 62, the source electrode 59, and the drain electrode 60 are provided such that their side surfaces are along two cutting directions. Each side of the gate electrode 62, the source electrode 59, and the drain electrode 60 is parallel to the <11-20> direction, and each apex of each electrode is rounded with a radius of curvature of 50 μm or more to avoid electric field concentration. ing. In FIG. 15A, illustration of silicon oxide film 57 (see FIG. 15B) covering silicon carbide layer 52 is omitted.
[0156]
As shown in FIG. 15B, the wafer of the present embodiment has a main surface that is off-cut at an inclination of 8 degrees in the <11-20> direction from the (00001) plane. Concentration 1 × 10 17 cm -3 ~ 5 × 10 18 cm -3 A semiconductor substrate 51 made of 4H-SiC containing p-type impurities is used. On the upper surface (main surface) of the semiconductor substrate 51, a concentration of 1 × 10 Fifteen cm -3 ~ 1 × 10 16 cm -3 A silicon carbide layer 52 having a thickness of 10 μm containing a p-type impurity is provided. A part of the upper portion of silicon carbide layer 52 has a concentration of 1 × 10 17 cm -3 A drift region 54 having a depth of about 0.4 μm containing about n-type impurities is provided. A region of silicon carbide layer 52 adjacent to drift region 54 has a concentration of 1 × 10 19 cm -3 A drain region 56 having a depth of about 0.3 μm containing about n-type impurities is provided. In the region of the silicon carbide layer 52 facing the drain region 56 when viewed from the drift region 54, the region having a concentration of 1 × 10 19 cm -3 A source region 55 having a depth of about 0.3 μm containing about n-type impurities is provided. In the silicon carbide layer 52, a region sandwiched between the source region 55 and the drift region 54 becomes a channel region 63.
[0157]
In silicon carbide layer 52, source region 55, drift region 54, drain region 56 and channel region 63 function as operation region 64.
[0158]
The upper portion of silicon carbide layer 52 is covered with oxide film 57, and a portion of oxide film 57 extending from over a portion of source region 55 to over a portion of drift region 54 over a channel region 63. Becomes the gate insulating film 57a. A gate electrode 62 made of aluminum is provided on the gate insulating film 57a.
[0159]
A portion of the oxide film 57 located above the source region 55 and the drain region 56 is removed, and a source electrode 59 and a drain electrode 60 made of nickel (Ni) are formed on the source region 55 and the drain region 56. , Forming an ohmic junction.
[0160]
On the back surface of the substrate 51, a base electrode 58 made of a laminated film of aluminum and nickel is formed. The substrate 51 and the base electrode 58 form an ohmic junction. A groove 53 serving as a scribe line is formed between adjacent elements in silicon carbide layer 52.
[0161]
Next, a method for manufacturing a semiconductor device according to the present embodiment will be described with reference to FIGS. FIGS. 16A to 16F are cross-sectional views illustrating the steps of manufacturing the semiconductor device of the seventh embodiment.
[0162]
First, in the step shown in FIG. 16A, the main surface has a main surface that is off-cut at an inclination of 8 degrees in the <11-12> direction from the (00001) plane, and has a density of 1 × 10 18 cm -3 A semiconductor substrate 51 made of 4H-SiC containing p-type impurities is prepared. By supplying a source gas such as silane or propane, a carrier gas such as hydrogen and a dopant gas such as trimethylaluminum (TMA) to the main surface of the semiconductor substrate 51 by a thermal CVD method, the concentration is 1 × 10 5 Fifteen cm -3 ~ 1 × 10 16 cm -3 A silicon carbide layer 52 having a thickness of 10 μm containing a p-type impurity is deposited.
[0163]
Next, in a step shown in FIG. 16B, a groove portion 53 serving as a scribe line is formed in a region of the silicon carbide layer 52 which is an outer peripheral portion of the chip region by photolithography and dry etching.
[0164]
Next, in a step shown in FIG. 16C, a silicon oxide film (not shown) having a thickness of about 1 μm is deposited on the surface of silicon carbide layer 52. An opening is formed in the silicon oxide film by photolithography and dry etching, and nitrogen ions are implanted using the opening as a mask, so that a portion of the upper portion of silicon carbide layer 52 has a concentration of 1 × 10 17 cm -3 A drift region 54 having a depth of about 0.4 μm containing about n-type impurities is formed. Here, the substrate temperature during the ion implantation is preferably maintained at about 500 ° C. in order to reduce implantation defects. After the ion implantation, the silicon oxide film is removed using hydrofluoric acid.
[0165]
Next, in a step shown in FIG. 16D, a silicon oxide film (not shown) having a thickness of about 1 μm is formed on the surface of silicon carbide layer 52, and an opening is formed in the silicon oxide film by photolithography and dry etching. Form. Then, nitrogen ions are implanted using the mask as a mask to obtain a concentration of 1 × 10 5. 19 cm -3 A source region 55 and a drain region 56 having a depth of about 0.3 μm containing about n-type impurities are formed. Drain region 56 is provided in a region of silicon carbide layer 52 adjacent to drift region 54, and source region 55 is provided in a region of silicon carbide layer 52 facing drain region 56 as viewed from drift region 54. 54 are provided apart from each other. Here, the substrate temperature during ion implantation is preferably maintained at about 500 ° C. in order to reduce implantation defects. After the ion implantation, the silicon oxide film is removed using hydrofluoric acid. Thereafter, activation annealing is performed at a temperature of 1500 ° C. for 30 minutes in an inert gas atmosphere such as argon.
[0166]
Next, in the step shown in FIG. 16 (e), the wafer is held in a quartz tube and heated at 1100 ° C. for 3 hours while bubbling oxygen at a flow rate of 2.5 SLM (L / min). The upper part is covered with a silicon oxide film 57 having a thickness of about 40 nm. Thereafter, a 200 nm thick base electrode 58 made of a laminated film of aluminum and nickel is formed on the back surface of the substrate 51.
[0167]
Next, portions of the silicon oxide film 57 located above the source region 55 and the drain region 56 are removed. Then, a 200-nm-thick nickel film is deposited on the source region 55 and the drain region 56 by a lift-off method, so that the source electrode 59 and the drain electrode 60 are formed. Then, the temperature is increased in an inert gas atmosphere such as nitrogen so that the contact between the base electrode 58 and the substrate 51, the contact between the source electrode 59 and the source region 55, and the contact between the drain electrode 56 and the drain region 56 are ohmic contacts. A heat treatment is performed at 1000 ° C. for 2 minutes.
[0168]
Next, in a step shown in FIG. 16F, the substrate surface is covered with aluminum having a thickness of 200 nm, and photolithography and wet etching using an etchant containing phosphoric acid as a main component are performed to form a gate made of aluminum. An electrode 62 is formed. Through the above steps, the wafer of the present embodiment can be obtained.
[0169]
The wafer on which a plurality of lateral MISFETs are formed becomes a chip through a dicing process, which will be described below.
[0170]
First, the wafer set in the dicing apparatus is cut in accordance with the first cutting direction set in the <11-12> direction. Subsequently, the sample stage on which the wafer is fixed is rotated by 60 degrees and cut in accordance with the second cutting direction. According to this method, a chip having a parallelogram planar shape can be obtained by making all the cutting directions substantially parallel to the <11-12> direction.
[0171]
Here, when cutting is performed in the <11-20> direction, the actual cut surface may coincide with the {1-100} plane, or may be misaligned. In particular, a wafer whose main surface is off-cut is set in a dicing apparatus with a shift corresponding to the angle of the off-cut, so that the cut surface of the chip may be shifted by about the off-cut angle. However, even if a deviation of several degrees from the {1-1-100} plane occurs, dicing can be performed on a cut surface closer to the cleavage surface than in the related art, and the effect can be obtained.
[0172]
Next, the chip is die-bonded to a lead frame, the source electrode 59, the drain electrode 60, the gate electrode 62, and the base electrode 58 are wire-bonded to the lead frame, and then sealed with a resin for packaging. Through the above steps, the semiconductor device (chip) of the present embodiment can be formed.
[0173]
In the present embodiment, the same effects as in the sixth embodiment can be obtained, but the description is omitted.
[0174]
In the present embodiment, the inversion type MISFET which is one of the lateral devices has been described. However, the present invention is not limited to this, and can be applied to an accumulation type MISFET.
[0175]
In the present embodiment, the drift region 54 is provided for the purpose of improving the breakdown voltage. However, the drift region 54 is not necessarily required in the present invention.
[0176]
(Other embodiments)
In the first to seventh embodiments, the operating region, the electrodes, the bonding pads, and the like having the same planar shape as the chip are provided. However, in the present invention, these planar shapes are the same as those of the chip. It does not have to be the same planar shape as the shape. That is, the same effect can be obtained as long as the electrode area can be increased within the limited chip area.
[0177]
In the above embodiment, it is described that the cutting of the wafer is all performed in a direction parallel to the cleavage plane. However, in the present invention, not all of the cutting may be performed in the direction parallel to the cleavage plane. (Not two cutting lines) in a direction parallel to the cleavage plane, dicing becomes easier than in the past.
[0178]
In the above embodiment, chip separation is performed by dicing, but in the present invention, chip separation may be performed by scribing.
[0179]
In the present embodiment, a wafer that is off-cut by tilting in the <11-12> direction from the (000) plane is used. However, a wafer that is off-cut in the <1-100> direction is used. May be used. In this case, since the step is formed in the <11-12> direction, the direction of the photolithography mask and the substrate is aligned so that the first side of the diamond is parallel to the step, so that the shot is formed. All the sides of the diamond of the key electrode can be set to be parallel to the <11-12> direction.
[0180]
【The invention's effect】
In the present invention, the wafer can be cut more easily, so that the cost can be reduced and the yield can be improved. Further, since the electrode area can be increased, the amount of current obtained can be increased.
[Brief description of the drawings]
FIGS. 1A and 1B are a plan view and a sectional view showing a wafer provided with a plurality of Schottky diodes (elements) in a first embodiment.
FIGS. 2A to 2C are cross-sectional views illustrating a wafer of the semiconductor device according to the first embodiment.
FIGS. 3A and 3B are schematic views of a wafer showing a cutting direction according to the related art and the present invention.
FIG. 4 is an enlarged view of a chip cut from a wafer when the number of processed wafers is ten in the related art.
FIGS. 5A and 5B are a plan view and a cross-sectional view showing a wafer on which a plurality of Schottky diodes (elements) are formed in the second embodiment.
FIGS. 6A and 6B are a plan view and a cross-sectional view illustrating a wafer provided with a plurality of PN diodes (elements) in a third embodiment.
FIGS. 7A to 7C are cross-sectional views illustrating manufacturing steps of a semiconductor device in a wafer state according to a third embodiment.
FIGS. 8A and 8B are a plan view and a sectional view showing a wafer provided with a plurality of PN diodes (elements) in a fourth embodiment.
FIGS. 9A and 9B are a plan view and a sectional view showing a wafer provided with a plurality of double injection insulated gate transistors (MOSFETs) in a fifth embodiment.
FIGS. 10A to 10C are cross-sectional views illustrating a manufacturing process of a semiconductor device in a wafer state according to a fifth embodiment.
11 (a) to 11 (c) are table diagrams showing measurement results of cutting margins when a silicon carbide wafer is cut by the conventional method and the method of the present embodiment.
FIGS. 12 (a) to 12 (c) are table diagrams showing measurement results of a margin when a silicon carbide wafer is cut by the method of the present embodiment.
FIGS. 13A and 13B are a plan view showing a wafer provided with a plurality of field effect transistors (MESFETs) and a cross-sectional view taken along line XIII-XIII in the sixth embodiment.
FIGS. 14A to 14D are cross-sectional views illustrating manufacturing steps of a semiconductor device according to a sixth embodiment.
FIGS. 15A and 15B are a plan view showing a wafer provided with a plurality of lateral MISFETs and a cross-sectional view taken along line XV-XV in the seventh embodiment.
FIGS. 16A to 16F are cross-sectional views illustrating manufacturing steps of a semiconductor device according to a seventh embodiment.
[Explanation of symbols]
1 semiconductor substrate
2 Silicon carbide layer
3 Guard ring
4 Ohmic electrode
5 High field oxide film
6 Schottky electrode
7 Bonding pad
8 Operating area
11 Semiconductor substrate
12 Silicon carbide layer
13a 1st area
13b 2nd area
14 p + layer
15 grooves
16 1st electrode
17 Second electrode
18 Bonding pad
19 Operating area
20 PN diode
21 Semiconductor substrate
22 Silicon carbide layer
22a Drift area
23 well area
24 Source area
25 Impurity injection layer
26 Guard Ring
27 Gate insulating film
28 Drain electrode
29 source electrode
31 Gate electrode
32 Double injection insulated gate transistor
33 element area
34 2nd electrode
40 MESFET
41 Semiconductor substrate
42 semi-insulating layer
43 n-layer
44 n + layers
45 Ohmic electrode
46 Gate electrode
47 Groove
48 groove
49 Operating area
50 elements
51 substrate
52 silicon carbide layer
53 groove
54 Drift area
55 source area
56 Drain region
57 silicon oxide film
57a Gate insulating film
58 Base electrode
59 source electrode
60 drain electrode
62 Gate electrode
63 channel area
64 operating area

Claims (16)

炭化珪素からなる半導体基板と、
上記半導体基板の上にエピタキシャル成長により設けられた炭化珪素層と、
上記炭化珪素層の上方に設けられた第１電極と
を備える半導体装置であって、上記半導体装置の平面形状における輪郭を構成する辺のうち、互いに平行でない少なくとも２つの辺が、上記半導体基板の劈開面とほぼ平行であることを特徴とする半導体装置。A semiconductor substrate made of silicon carbide;
A silicon carbide layer provided by epitaxial growth on the semiconductor substrate,
A semiconductor device including a first electrode provided above the silicon carbide layer, wherein at least two sides that are not parallel to each other among sides forming a contour in a planar shape of the semiconductor device are formed on the semiconductor substrate. A semiconductor device, which is substantially parallel to a cleavage plane. 請求項１に記載の半導体装置において、
上記輪郭を構成する辺のうちのすべてが、上記半導体基板の劈開面とほぼ平行であることを特徴とする半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein all of the sides forming the contour are substantially parallel to a cleavage plane of the semiconductor substrate. 請求項１または２に記載の半導体装置において、
上記第１電極の平面形状におけるすべての辺は、上記半導体基板の劈開面とほぼ平行に形成されていることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein
A semiconductor device, wherein all sides of the planar shape of the first electrode are formed substantially parallel to a cleavage plane of the semiconductor substrate. 請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記半導体基板は、六方晶構造における｛　０　０　０　１　｝面から１０度以内の傾きでオフカットされた主面を有しており、
上記劈開面は｛　１　−１　０　０　｝面であることを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 3,
The semiconductor substrate has a main surface that is off-cut at an inclination of 10 degrees or less from the {00001} plane in the hexagonal structure,
A semiconductor device, wherein the cleavage plane is a {1-1100} plane. 請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記半導体装置は、ウェハをダイシングすることにより得られたことを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 4,
The semiconductor device is obtained by dicing a wafer. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記半導体装置の上記輪郭は、平行四辺形であることを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 5,
The semiconductor device according to claim 1, wherein the outline of the semiconductor device is a parallelogram. 請求項１〜６のうちいずれか１つに記載の半導体装置において、
上記半導体装置の上記輪郭における辺あるいは上記第１電極の平面形状における辺のうちの少なくとも１つが、上記基板上のステップとほぼ垂直に形成されていることを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 6,
A semiconductor device, wherein at least one of a side in the outline of the semiconductor device or a side in a planar shape of the first electrode is formed substantially perpendicular to a step on the substrate. 請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層と上記第１電極とはショットキー接合を形成しており、
上記半導体基板の下面上には、上記半導体基板とオーミック接合を形成する第２電極をさらに備えるショットキーダイオードであることを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 7,
The silicon carbide layer and the first electrode form a Schottky junction,
A semiconductor device comprising a Schottky diode further provided on a lower surface of the semiconductor substrate with a second electrode forming an ohmic junction with the semiconductor substrate. 請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層は、上記半導体基板よりも高抵抗で，第１導電型の第１領域と、上記第１領域の上において上記第１領域と接合する第２導電型の第２領域とを含み、
上記半導体基板の下面上に、上記半導体基板とオーミック接触する第２電極をさらに備えるＰＮダイオードであることを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 7,
The silicon carbide layer has a resistance higher than that of the semiconductor substrate and includes a first region of a first conductivity type and a second region of a second conductivity type on the first region and joined to the first region. ,
A semiconductor device comprising a PN diode further provided on a lower surface of the semiconductor substrate with a second electrode in ohmic contact with the semiconductor substrate. 請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層は、上記半導体基板の上に位置し，上記半導体基板よりも高抵抗で第１導電型のドリフト領域と、上記炭化珪素層の上部の一部に設けられた第２導電型のウェル領域と、上記ウェル領域内に設けられた第１導電型のソース領域とを含み、
上記炭化珪素層の一部の上にはゲート絶縁膜が設けられており、
上記炭化珪素層の上には、上記ウェル領域のうち上記ソース領域と上記ドリフト領域とにはさまれた部分のうち少なくとも一部の上に、上記ゲート絶縁膜を挟んで設けられたゲート電極と、上記ウェル領域と上記ソース領域とに接合して設けられたソース電極とを上記第１電極としてさらに備える縦型ＭＩＳＦＥＴであることを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 7,
The silicon carbide layer is located on the semiconductor substrate, has a higher resistance than the semiconductor substrate and has a first conductivity type drift region, and a second conductivity type drift region provided in a part of an upper portion of the silicon carbide layer. A well region and a source region of the first conductivity type provided in the well region;
A gate insulating film is provided on a part of the silicon carbide layer,
On the silicon carbide layer, a gate electrode provided on at least a part of a part of the well region sandwiched between the source region and the drift region, with the gate insulating film interposed therebetween. A semiconductor device comprising a vertical MISFET further including, as the first electrode, a source electrode provided in contact with the well region and the source region. 請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層は半絶縁性を示し、
上記炭化珪素層の上には、動作領域を有する動作層が設けられており、
上記動作層の上には、上記動作領域とショットキー接合を形成するゲート電極と、上記ゲート電極の側方に位置するソース電極およびドレイン電極とが、上記第１電極として設けられているＭＥＳＦＥＴであることを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 7,
The silicon carbide layer has a semi-insulating property,
An operation layer having an operation region is provided on the silicon carbide layer,
On the operation layer, a gate electrode forming a Schottky junction with the operation region, and a source electrode and a drain electrode located on the side of the gate electrode are formed by a MESFET provided as the first electrode. A semiconductor device, comprising: 請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記炭化珪素層は、ソース領域およびドレイン領域を有する動作領域を含み、
上記炭化珪素層の一部の上には、ゲート絶縁膜が設けられており、
上記炭化珪素層の上に上記ゲート絶縁膜を挟んで設けられたゲート電極と、上記ソース領域の上に設けられたソース電極と、上記ドレイン領域の上に設けられたドレイン領域とが、上記第１電極として設けられている横型ＭＩＳＦＥＴであることを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 7,
The silicon carbide layer includes an operation region having a source region and a drain region,
A gate insulating film is provided on part of the silicon carbide layer,
A gate electrode provided on the silicon carbide layer with the gate insulating film interposed therebetween, a source electrode provided on the source region, and a drain region provided on the drain region; A semiconductor device, which is a lateral MISFET provided as one electrode. 炭化珪素基板からなるウェハ上に炭化珪素層をエピタキシャル成長させる工程（ａ）と、
上記炭化珪素層の上方に、複数の電極を形成する工程（ｂ）と、
上記ウェハを複数のチップに分離する工程（ｃ）と
を備える半導体装置の製造方法であって、
上記工程（ｃ）では、互いに平行でない少なくとも２つの切断線が上記半導体基板の劈開面とほぼ平行となるように切断を行なうことを特徴とする半導体装置の製造方法。(A) epitaxially growing a silicon carbide layer on a wafer made of a silicon carbide substrate;
(B) forming a plurality of electrodes above the silicon carbide layer;
And (c) separating the wafer into a plurality of chips.
In the above step (c), a method of manufacturing a semiconductor device, wherein cutting is performed such that at least two cutting lines that are not parallel to each other are substantially parallel to a cleavage plane of the semiconductor substrate. 請求項１３に記載の半導体装置の製造方法において、
上記工程（ｃ）では、全ての切断線が上記半導体基板の劈開面とほぼ平行となるように切断を行うことを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 13,
In the above step (c), a method of manufacturing a semiconductor device, wherein cutting is performed such that all cutting lines are substantially parallel to a cleavage plane of the semiconductor substrate. 請求項１３または１４に記載の半導体装置の製造方法において、
上記工程（ｃ）では、ダイシングにより上記ウェハを切断することを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 13 or 14,
In the step (c), a method of manufacturing a semiconductor device, wherein the wafer is cut by dicing. 請求項１３〜１５のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｂ）では、上記電極の平面形状におけるすべての辺を、上記半導体基板の劈開面とほぼ平行に形成することを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 13,
In the step (b), a method for manufacturing a semiconductor device, wherein all sides of the planar shape of the electrode are formed substantially parallel to a cleavage plane of the semiconductor substrate.
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