HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION
Bereich der ErfindungField of the invention
Die
vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer
aktiven Vorrichtung einer Halbleiterspeichervorrichtung und eine
entsprechende Halbleiterspeichervorrichtung.The
The present invention relates to a method for producing a
active device of a semiconductor memory device and a
corresponding semiconductor memory device.
KURZE ZUSAMMENFASSUNG DER
ERFINDUNGBRIEF SUMMARY OF THE
INVENTION
Gemäß einem
ersten Aspekt der Erfindung weist ein Verfahren zum Herstellen einer
integrierten Schaltung mit einer aktiven Halbleitervorrichtung die folgenden
Verfahrensschritte auf:
- – Bereitstellen eines Substrats
mit aktiven Bereichen;
- – Formen
einer Isolationsgrabenstruktur in das Substrat, welche die aktiven
Bereiche voneinander isoliert;
- – Formen
von Leiterbahnen oberhalb des Substrats, wobei die Leiterbahnen
die aktiven Bereiche durchqueren;
- – Ätzen zumindest
eines Grabens, welcher eine erste Abmessung in einer lateralen Richtung
und eine zweite Abmessung in einer weiteren lateralen Richtung aufweist,
in das Substrat in den aktiven Bereichen, wobei die Isolationsgrabenstruktur
die erste Abmessung festlegt und die Leiterbahnen die zweite Abmessung
festlegen; und
- – Formen
einer aktiven Vorrichtung in dem zumindest einen Graben in den aktiven
Bereichen.
According to a first aspect of the invention, a method for producing an integrated circuit with an active semiconductor device comprises the following method steps: - Providing a substrate with active areas;
- Forming an isolation trench structure in the substrate which isolates the active regions from each other;
- - Forming tracks above the substrate, wherein the tracks pass through the active areas;
- Etching at least one trench having a first dimension in a lateral direction and a second dimension in a further lateral direction into the substrate in the active regions, the trench structure defining the first dimension and the conductive traces defining the second dimension; and
- - Forming an active device in the at least one trench in the active areas.
Gemäß einem
zweiten Aspekt der Erfindung weist ein Verfahren zum Herstellen
einer integrierten Schaltung mit einer aktiven Halbleitervorrichtung
folgende Verfahrensschritte auf:
- – Bereitstellen
eines Substrats mit aktiven Bereichen;
- – Ätzen einer
Grabenstruktur in das Substrat, welche die aktiven Bereiche voneinander
isoliert;
- – Auffüllen zumindest
des oberen Abschnitts der Grabenstruktur mit zumindest einem Ätz-Stop-Material;
- – Formen
von Leiterbahnen oberhalb des Substrats, wobei die Leiterbahnen
die aktiven Bereiche durchqueren;
- – Formen
zumindest eines Grabens in das Substrat in den aktiven Bereichen
mittels eines selektiven Ätzverfahrens
bzw. Ätzprozesses
unter Verwendung einer Maskenstruktur, welche durch den oberen Abschnitt
der Grabenstruktur und die Leiterbahnen festgelegt ist; und
- – Formen
einer aktiven Vorrichtung in dem zumindest einen Graben in den aktiven
Bereichen.
According to a second aspect of the invention, a method for producing an integrated circuit with an active semiconductor device comprises the following method steps: - Providing a substrate with active areas;
- Etching a trench structure into the substrate which isolates the active regions from each other;
- - filling at least the upper portion of the trench structure with at least one etch-stop material;
- - Forming tracks above the substrate, wherein the tracks pass through the active areas;
- Forming at least one trench in the substrate in the active regions by means of a selective etching process using a mask pattern defined by the upper portion of the trench structure and the conductive traces; and
- - Forming an active device in the at least one trench in the active areas.
Gemäß einem
dritten Aspekt der Erfindung weist ein Verfahren zum Herstellen
einer aktiven Vorrichtung einer Halbleiterspeichervorrichtung die
folgenden Verfahrensschritte auf:
- – Bereitstellen
eines Substrats mit einer Vielzahl von Speicherzellbereichen, welchen
in Reihen angeordnet sind;
- – Formen
einer Tiefgraben-Kondensatorstruktur in jedem der Speicherzellbereichen,
wobei die Tiefgraben-Kondensatorstruktur
einen Kappenlayer des ersten Ätz-Stop-Materials aufweist;
- – Ätzen von
Isolationsgräben
längs von
Linien, welche die Reihen von Speicherzellbereichen trennen, und
Auffüllen
der Isolationsgräben
mit einem zweiten Ätz-Stop-Material;
- – Formen
von unteren Leiterbahnen, welche längs Spalten ausgerichtet und
oberhalb der Speicherzellbereiche angeordnet sind;
- – selektives Ätzen zumindest
eines Grabens in das Substrat in den Speicherzellbereichen in Bezug
auf die ersten und zweiten Ätz-Stop-Materialien
und unter Verwendung der unteren Leiterbahnen als Maske;
- – Formen
eines Gate-Dielektrikums auf der Oberfläche des zumindest einen Grabens
in dem Speicherzellbereich;
- – Auffüllen des
zumindest einen Grabens und der Zwischenräume zwischen den unteren Leiterbahnen
mit einem Gate-Elektroden-Material;
- – Formen
oberer Leiterbahnen oberhalb der und senkrecht zu den unteren Leiterbahnen;
und
- – Entfernen
des Gate-Elektroden-Materials unter Verwendung der oberen Leiterbahnen
als Maske.
According to a third aspect of the invention, a method for producing an active device of a semiconductor memory device comprises the following method steps: - Providing a substrate having a plurality of memory cell regions arranged in rows;
- Forming a deep trench capacitor structure in each of the memory cell regions, the deep trench capacitor structure comprising a cap layer of the first etch stop material;
- - etching isolation trenches along lines separating the rows of memory cell areas and filling the isolation trenches with a second etch-stop material;
- - Forms of lower conductor tracks, which are aligned along columns and arranged above the memory cell areas;
- Selectively etching at least one trench into the substrate in the memory cell regions with respect to the first and second etch-stop materials and using the lower conductive traces as a mask;
- - Forming a gate dielectric on the surface of the at least one trench in the memory cell region;
- - filling the at least one trench and the gaps between the lower tracks with a gate electrode material;
- - Forms of upper tracks above and perpendicular to the lower tracks; and
- - Removal of the gate electrode material using the upper tracks as a mask.
Gemäß einem
vierten Aspekt der Erfindung weist eine integrierte Schaltung Folgendes
auf:
eine Vielzahl von ersten Leiterbahnen, welche auf einem
Substrat angeordnet sind;
eine Vielzahl von zweiten Leiterbahnen,
welche oberhalb der und senkrecht zu den ersten Leiterbahnen angeordnet
sind;
eine in dem Substrat angeordnete Speicherzelle, wobei
die Speicherzelle von zumindest zwei der Leiterbahnen bedeckt ist
und eine aktive Vorrichtung aufweist;
eine Gate-Elektrode der
aktiven Vorrichtung, welche seitlich zwischen zwei der ersten Leiterbahnen
angeordnet ist und sich vertikal unten in zumindest eine der Speicherzellen
erstreckt, unter einer der zweiten Leiterbahnen angeordnet ist und
die gleiche Breite aufweist wie die eine der zweiten Leiterbahnen.According to a fourth aspect of the invention, an integrated circuit comprises:
a plurality of first conductive lines arranged on a substrate;
a plurality of second conductive lines disposed above and perpendicular to the first conductive lines;
a memory cell disposed in the substrate, the memory cell being covered by at least two of the conductor tracks and having an active device;
a gate electrode of the active device, which is arranged laterally between two of the first conductor tracks and extends vertically below into at least one of the memory cells, is arranged under one of the second conductor tracks and has the same width as the one of the second conductor tracks.
BESCHREIBUNG DER ZEICHNUNGENDESCRIPTION OF THE DRAWINGS
Hierbei
zeigen in den Figuren:in this connection
show in the figures:
1 bis 36 illustrierende
Verfahrensschritte einer ersten Ausführung für die Bildung einer Halbleiterspeichervorrichtung; 1 to 36 illustrative method steps of a first embodiment for the formation of a semiconductor memory device;
37 bis 41 illustrierende
Verfahrensschritte einer zweiten Ausführung für die Bildung einer Halbleiterspeichervorrichtung;
und 37 to 41 Illustrating method steps of a second embodiment for the formation ei a semiconductor memory device; and
42 bis 50 illustrierende
Verfahrensschritte einer dritten Ausführung für die Bildung einer Halbleiterspeichervorrichtung. 42 to 50 Illustrating method steps of a third embodiment for the formation of a semiconductor memory device.
DETAILLIERTE BESCHREIBUNG
DER ERFINDUNGDETAILED DESCRIPTION
THE INVENTION
Es
versteht sich, dass die unten beschriebenen Verfahrensschritte und
Strukturen bzw. Aufbauten keinen vollständigen Prozessablauf der Herstellung
von integrierten Schaltungen darstellen. Die vorliegende Erfindung
kann in Verbindung mit Herstellungsverfahren für integrierte Schaltungen durchgeführt werden,
die gegenwärtig
im Stand der Technik verwendet werden, und es werden nur so viele
der üblicherweise
durchgeführten
Verfahrensschritte hierin aufgenommen, wie es notwendig ist, um
ein Verständnis
der Erfindung zu gewährleisten.
Die Zeichnungsfiguren, welche in dieser Beschreibung enthalten sind
und Querschnitte von Abschnitten einer integrierten Schaltung während einer
Herstellung darstellen, sind nicht maßstabsgetreu, sondern zur Illustration
der relevanten Merkmale der Erfindung gezeichnet. In den Figuren
bezeichnen gleiche Bezugszeichen gleiche oder ähnliche Funktionalität in den unterschiedlichen
Ansichten.It
is understood that the method steps described below and
Structures or structures not a complete process of manufacture
of integrated circuits. The present invention
can be performed in conjunction with integrated circuit manufacturing processes,
the present
are used in the art, and there are only so many
the usual
conducted
Procedural steps are included herein as necessary
agreement
to ensure the invention.
The drawing figures included in this description
and cross sections of portions of an integrated circuit during a
Production are not to scale, but for illustration
drawn the relevant features of the invention. In the figures
like reference characters designate the same or similar functionality in the different ones
Views.
Erste AusführungsformFirst embodiment
Eine
erste Ausführungsform
wird als ein Beispiel der Erfindung angegeben, obwohl die vorliegende
Erfindung nicht darauf beschränkt
ist. Zusammen mit den 1 bis 36 wird
ein Verfahren zum Formen von aktiven Vorrichtungen, zum Beispiel
Auswahltransistoren und/oder Beschaltungstransistoren (support transistors)
einer Halbleiterspeichervorrichtung ausführlich beschrieben.A first embodiment is given as an example of the invention, although the present invention is not limited thereto. Together with the 1 to 36 For example, a method of forming active devices, for example, selection transistors and / or support transistors of a semiconductor memory device will be described in detail.
Die 1 und 2 zeigen
Teilschnitte eines Halbleitersubstrats 1. Das Substrat 1 ist
in Speicherzellenfeldbereiche A und Beschaltungsbereiche B unterteilt,
die jeweils in 1 und 2 teilweise gezeigt
sind. Die lateralen Abmessungen des Beschaltungsbereiches B und
des Speicherfeldbereiches A sind nicht maßstabsgetreu in Bezug aufeinander
gezeichnet. Eine Draufsicht auf einen der Speicherfeldbereiche A,
in 1 durch die Ebenen A-A bezeichnet, ist in 3 dargestellt.
Der Teilquerschnitt von 1 befindet sich in der mit B-B
bezeichneten Ebene in 3. Die Anordnung einer Speicherzelle 3 ist
in 1 und 3 angegeben. Die Speicherzellen 3 sind
in Reihen angeordnet, das heißt
längs einer
ersten Querrichtung x.The 1 and 2 show partial sections of a semiconductor substrate 1 , The substrate 1 is divided into memory cell array areas A and wiring areas B, each in 1 and 2 partially shown. The lateral dimensions of the wiring area B and the memory area A are not drawn to scale with respect to each other. A plan view of one of the memory array areas A, in 1 denoted by the levels AA, is in 3 shown. The partial cross section of 1 is located in the plane marked BB in 3 , The arrangement of a memory cell 3 is in 1 and 3 specified. The memory cells 3 are arranged in rows, that is along a first transverse direction x.
Das
Substrat 1 kann aus Silizium, dotiertem Silizium, jedem
anderen geeigneten Halbleitermaterial hergestellt sein, das in kristalliner
Form durch einen Epitaxieprozess auf einem Basissubstrat gezüchtet worden
ist, usw. bestehen.The substrate 1 may be made of silicon, doped silicon, any other suitable semiconductor material grown in crystalline form by epitaxial growth on a base substrate, etc.
Jede
Speicherzelle 3 weist eine Tiefgraben-Kondensatorstruktur 4 und einen
aktiven Bereich 5 auf. 1 illustriert
einen Kragenabschnitt der Tiefgraben-Kondensatorstruktur 4. Eine
innere Kondensatorelektrode 6 erstreckt sich nach oben
in den Kragenabschnitt. Ein Isolationskragenlayer 7 trennt
die innere Kondensatorelektrode 6 von dem Substrat 1.
Die innere Kondensatorelektrode 6 einer Speicherzelle 3 ist
mit dem Substrat 1 in dem aktiven Bereich 5 auf
der einen Speicherzelle 3 verbunden. Deshalb ist ein vergrabener
Kontaktstreifen 8 auf der inneren Kondensatorelektrode 6 angeformt
und nur zu einer Seitenwand des Tiefgrabens benachbart, welche dem
einen aktiven Bereich 5 zugewandt ist. Weitere Seitenwände des
Tiefgrabens sind durch einen Isolationslayer bedeckt. Ein leitfähiger Diffusionsbarrierelayer 9 kann
die innere Kondensatorelektrode 6 und den vergrabenen Kontaktstreifen
(buried strap) 8 trennen. Der Kappenlayer 10 der
Tiefgraben-Kondensatorstruktur 4 ist aus einem dielektri schen
Werkstoff gebildet. Der dielektrische Werkstoff kann aus Siliziumoxid,
Quarzglas, Siliziumnitrid und Siliziumoxinitrid ausgewählt sein.
Die Dicke bzw. Stärke
des dielektrischen Werkstoffs, das heißt seine vertikale Ausdehnung,
kann in dem Bereich von 20 nm bis 100 nm liegen, zum Beispiel mindestens
30 nm, zumindest 40 nm, mindestens 50 nm, höchstens 70 nm, ungefähr 50 nm.Every memory cell 3 has a deep trench capacitor structure 4 and an active area 5 on. 1 illustrates a collar portion of the deep trench capacitor structure 4 , An inner capacitor electrode 6 extends up into the collar portion. An isolation collar layer 7 separates the inner capacitor electrode 6 from the substrate 1 , The inner capacitor electrode 6 a memory cell 3 is with the substrate 1 in the active area 5 on the one memory cell 3 connected. That's why there is a buried contact strip 8th on the inner capacitor electrode 6 formed and adjacent only to a side wall of the deep trench, which the one active area 5 is facing. Further side walls of the deep trench are covered by an insulation layer. A conductive diffusion barrier layer 9 can the inner capacitor electrode 6 and the buried contact strip (buried strap) 8th separate. The cap layer 10 the deep trench capacitor structure 4 is formed of a dielectric material. The dielectric material may be selected from silicon oxide, quartz glass, silicon nitride and silicon oxynitride. The thickness of the dielectric material, that is, its vertical extent, may be in the range of 20 nm to 100 nm, for example, at least 30 nm, at least 40 nm, at least 50 nm, at most 70 nm, about 50 nm.
Ein
leitfähiger
Bereich 11 kann optional in dem aktiven Bereich 5 durch
Implantieren eines Dotierungsmaterials gebildet werden. Der leitfähige Bereich 11 und
die Kondensatorstruktur 4 einer Speicherzelle 3 sind
in gegenüber
liegenden Ecken oder Bereichen der einen Speicherzelle 3 angeordnet. Eine
aktive Vorrichtung, zum Beispiel ein Transistor, wird in der Zone
zwischen dem leitfähigen
Bereich 11 und dem Kondensatoraufbau 4 geformt
werden. In einer nicht dargestellten Ausführung kann der Bereich 11 aus
einem anderen leitfähigen
Material hergestellt sein, welches zum Beispiel ein Metall oder
eine metallische Verbindung aufweist. Der Bereich kann weiterhin
ein Bereich des Substrats 1 sein, welcher nicht durch die
nachfolgend ausgeführten
Verfahrensschritte strukturiert wird.A conductive area 11 can be optional in the active area 5 formed by implanting a doping material. The conductive area 11 and the capacitor structure 4 a memory cell 3 are in opposite corners or areas of a memory cell 3 arranged. An active device, for example a transistor, becomes in the zone between the conductive region 11 and the capacitor structure 4 be formed. In an embodiment, not shown, the area 11 be made of another conductive material, which comprises, for example, a metal or a metallic compound. The area may still be an area of the substrate 1 which is not structured by the subsequently executed method steps.
Der
Beschaltungsbereich B kann mit Strukturen 14 versehen sein,
die in das Substrat 1 eingeformt sind. Diese Strukturen 14 können Folgendes aufweisen:
Isolationsgräben,
Kondensatoraufbauten oder Stecker, welche zur Kontaktierung des
Substrats 1 und/oder eines darunter gelegenen Substrats (nicht
illustriert) vorgesehen sind. Ein dünner Dielektrikumlayer 15 ist
auf der Oberfläche 2 des
Substrats 1 in dem Beschaltungsbereich B aufgebracht. Der
dielektrische Werkstoff des Gate kann aus Siliziumoxid, Siliziumnitrid,
Siliziumoxinitrid, dielektrischen Werkstoffen mit hohem k-Wert oder
jeden anderen geeigneten dielektrischen Materialien oder jeglicher Kombination
der aufgelisteten Materialien ausgewählt sein.The wiring area B can with structures 14 Be provided in the substrate 1 are formed. These structures 14 may include: isolation trenches, capacitor assemblies or connectors, which are for contacting the substrate 1 and / or an underlying substrate (not illustrated). A thin dielectric layer 15 is on the surface 2 of the substrate 1 applied in the wiring area B. The gate dielectric material may be silicon oxide, silicon nitride, silicon oxynitride, high-k dielectric materials or any other suitable dielectric materials or any combination of the listed materials.
Eine
Hartmaske 20 ist auf dem Substrat 1 in dem Speicherfeldbereich
A und optional in dem Beschaltungsbereich B gebildet. Die Hartmaske 20 kann
aus Siliziumnitrid hergestellt sein. Die Hartmaske 20 weist
eine gestreifte Struktur in dem Speicherfeldbereich A auf, welche
Isolationsgräben 21 festlegt,
siehe 3. Die Isolationsgräben 21 sind in das Substrat 1 eingeätzt und
mit einem isolierenden dielektrischen Werkstoff gefüllt. Der
dielektrische Werkstoff kann zumindest eins von den Folgenden sein: Siliziumoxid,
Siliziumoxinitrid, Quarzglas, dotiertes Quarzglas, Bor-Quarzglas
und Bor-Phosphor-Quarzglas.A hard mask 20 is on the substrate 1 formed in the memory array area A and optionally in the wiring area B. The hard mask 20 may be made of silicon nitride. The hard mask 20 has a striped structure in the memory array area A, which isolation trenches 21 determines, see 3 , The isolation trenches 21 are in the substrate 1 etched and filled with an insulating dielectric material. The dielectric material may be at least one of the following: silicon oxide, silicon oxynitride, quartz glass, doped quartz glass, boron quartz glass and boron-phosphorus quartz glass.
In
einer Alternative weist die Hartmaske 20 eine gestreifte
Struktur auf, welche die Isolationsgräben 21 festlegt. Zusätzlich umfasst
die Hartmaske 20 Öffnungen
in dem Bereich, welcher zu den Kondensatorstrukturen 4 korrespondiert.
Auf diese Weise können
die Isolationsgräben 21 in
das Substrat 1 mit Bezug auf den Kappenlayer 10 der
Kondensatorstrukturen 4 und der Hartmaske 20 selektiv
geätzt werden.
In einem weiteren Verfahrensschritt werden die Isolationsgräben 21 von
mit dem dielektrischen Werkstoff wie in der obigen Ausführung gefüllt. Der dielektrische
Werkstoff wird zur gleichen Zeit auf dem Kappenlayer 10 abgelagert
und erhöht
somit die Dicke des Kappenlayers 10. Die Gesamtdicke des
Kappenlayers 10 einschließlich des aufgebrachten dielektrischen
Werkstoffs sollte in dem wie oben aufgezeigten Bereich liegen.In one alternative, the hardmask points 20 a striped structure on which the isolation trenches 21 sets. Additionally includes the hard mask 20 Openings in the area leading to the capacitor structures 4 corresponds. In this way, the isolation trenches 21 in the substrate 1 with reference to the cap layer 10 the capacitor structures 4 and the hard mask 20 be selectively etched. In a further process step, the isolation trenches 21 of being filled with the dielectric material as in the above embodiment. The dielectric material is at the same time on the cap layer 10 deposited and thus increases the thickness of the cap layer 10 , The total thickness of the cap layer 10 including the deposited dielectric material should be in the range as indicated above.
Ein
Polierverfahren, zum Beispiel ein chemisch-mechanisches Polierverfahren,
wird benutzt, um restlichen dielektrischen Werkstoff von der Hartmaske 20 zu
entfernen. Ein selektives Polierverfahren kann ausgeführt werden,
von welchem die Hartmaske 20 als ein Stop-Layer gebraucht
wird. Danach kann die Hartmaske 20 durch einen selektiven Ätzprozess,
zum Beispiel durch heiße
Phosphorsäure, gestrippt
werden.A polishing process, for example a chemical mechanical polishing process, is used to remove residual dielectric material from the hard mask 20 to remove. A selective polishing process may be carried out, from which the hardmask 20 is needed as a stop layer. After that, the hard mask can 20 be stripped by a selective etching process, for example by hot phosphoric acid.
Die
Dicke des Kappenlayers 10 wird durch das Polierverfahren
nicht wesentlich verringert. Der Kappenlayer 10 erstreckt sich
oberhalb der Oberfläche 2 des
Substrats 1, ungeachtet der Formung des Kappenlayers 10.The thickness of the cap layer 10 is not significantly reduced by the polishing process. The cap layer 10 extends above the surface 2 of the substrate 1 regardless of the shape of the cap layer 10 ,
Ein
dünner
Siliziumnitrid-Layer 31 wird in dem Speicherfeldbereich
A (siehe 4) aufgebracht. Ein Dotierungsmaterial 30 wird
auf das Substrat 1 mit einer Neigung in Bezug auf die Normale der
Substratoberfläche 2 gerichtet.
Das Dotierungsmaterial 30 wird in den dünnen Siliziumnitrid-Layer 31 implantiert.
Die vertikale Ausdehnung des Kappenlayers 10 fungiert als
eine Maske, welche die Implantation in den dünnen Siliziumnitrid-Layer 31 nur in
der Nachbarschaft einer Seite des Kappenlayers 10 blockiert.
Die Ausrichtung der gerichteten Implantation wird so gewählt, dass
der Siliziumnitrid-Layer 31 über dem leitfähigen Bereich 11 in
dem aktiven Bereich 5 undotiert bleibt.A thin silicon nitride layer 31 is stored in the memory array area A (see 4 ) applied. A doping material 30 gets on the substrate 1 with a tilt relative to the normal of the substrate surface 2 directed. The doping material 30 gets into the thin silicon nitride layer 31 implanted. The vertical extent of the cap layer 10 acts as a mask, which allows implantation in the thin silicon nitride layer 31 only in the neighborhood of one side of the cap layer 10 blocked. The orientation of the targeted implantation is chosen so that the silicon nitride layer 31 above the conductive area 11 in the active area 5 remains undoped.
Ein
selektiver Ätzprozess
wird durchgeführt, welcher
die dotierten Abschnitte des dünnen
Siliziumnitrid-Layers 31 selektiv entfernt, aber die undotierten
Abschnitte 32 des Siliziumnitrid-Layers 31 (siehe 5)
unberührt
lässt.
Eine schwache Flusssäure
(DHF = dilute hydrofluoric acid) ist ein Beispiel für einen Ätz-Reaktant,
welcher von dem selektiven Ätzprozess
benutzt wird. Die verbleibenden Abschnitte 32 des Siliziumnitrid-Layers
bedecken den leitfähigen
Bereich 11 in dem aktiven Bereich 5.A selective etching process is performed which includes the doped portions of the thin silicon nitride layer 31 selectively removed, but the undoped sections 32 of the silicon nitride layer 31 (please refer 5 ) leaves untouched. A weak hydrofluoric acid (DHF) is an example of an etching reactant used by the selective etching process. The remaining sections 32 of the silicon nitride layer cover the conductive area 11 in the active area 5 ,
Ein
Isolationslayer 33 wird auf dem Substrat 1 in
dem aktiven Bereich 5, welcher nicht von den verbleibenden
Abschnitten 32 des Siliziumnitrid-Layers 31 abgedeckt
ist, gezüchtet.
Die Dicke des Isolationslayers 33 ist geringer als die
Dicke des Kappenlayers 20 der Kondensatorstruktur 4.
Der Isolationslayer 33 kann aus Siliziumoxid hergestellt
und durch eine nasse Oxidation in einer feuchten Atmosphäre und bei
Temperaturen im Bereich von ungefähr 600°C bis 900°C, zum Beispiel ungefähr 750°C, gezüchtet werden.An isolation layer 33 will be on the substrate 1 in the active area 5 which is not from the remaining sections 32 of the silicon nitride layer 31 is covered, bred. The thickness of the insulation layer 33 is less than the thickness of the cap layer 20 the capacitor structure 4 , The insulation layer 33 can be made of silica and grown by wet oxidation in a humid atmosphere and at temperatures in the range of about 600 ° C to 900 ° C, for example about 750 ° C.
Die
verbleibenden Abschnitte 32 des Siliziumnitrid-Layers werden
entfernt, zum Beispiel durch Fluorwasserstoff-(HF-)Ethylenglykol
oder heiße Phosphorsäure.The remaining sections 32 of the silicon nitride layer are removed, for example by hydrogen fluoride (HF) ethylene glycol or hot phosphoric acid.
Ein
polykristalliner Siliziumlayer 40 wird in dem Speicherfeldbereich
A und dem Beschaltungsbereich B (siehe 7 und 8)
aufgebracht. Der polykristalline Siliziumlayer 34 kann
dotiert oder undotiert sein. Ein Dotierungsmaterial kann implantiert oder
in Strukturen diffundiert werden, welche aus diesem polykristallinen
Siliziumlayer 40 in anschließenden Verfahrensschritten
hergestellt werden. Diese Verfahrensschritte werden in der unten
stehenden Beschreibung nicht behandelt werden. Die endgültige Struktur
weist jedoch aus diesem polykristallinen Siliziumlayer 40 hergestellte
Strukturen auf, welche durch ein Dotierungsmaterial leitfähig gemacht
werden. Der polykristalline Siliziumlayer 40 steht mit
dem leitfähigen
Bereich 11 in physikalischem und elektrischem Kontakt.A polycrystalline silicon layer 40 is stored in the memory array area A and the wiring area B (see FIG 7 and 8th ) applied. The polycrystalline silicon layer 34 may be doped or undoped. A dopant material may be implanted or diffused into structures made from this polycrystalline silicon layer 40 be prepared in subsequent process steps. These process steps will not be dealt with in the description below. The final structure, however, consists of this polycrystalline silicon layer 40 prepared structures, which are made conductive by a doping material. The polycrystalline silicon layer 40 stands with the conductive area 11 in physical and electrical contact.
Anschließend wird
ein metallischer Layer 41 auf dem polykristallinen Siliziumlayer 40 aufgebracht. Der
metallische Layer 41 weist Metall auf oder ist aus Metall
hergestellt, zum Beispiel Wolfram, Kupfer, Aluminium. Ein Kappenlayer 42,
zum Beispiel aus Siliziumnitrid, wird auf dem metallischen Layer 41 abgelagert.
Die drei Layer, nämlich
der polykristalline Siliziumlayer 40, der metallische Layer 41 und
der Kappenlayer 42, bilden einen Layerstapel 43 (siehe 9 und 10).Subsequently, a metallic layer 41 on the polycrystalline silicon layer 40 applied. The metallic layer 41 has metal or is made of metal, for example tungsten, copper, aluminum. A cap layer 42 , for example, made of silicon nitride, is on the metallic layer 41 deposited. The three layers, namely the polycrystalline silicon layer 40 , the metallic layer 41 and the Cape penlayer 42 , form a layer stack 43 (please refer 9 and 10 ).
Der
Layerstapel 43 wird durch einen lithografischen Strukturierungsprozess
strukturiert. Gräben 44 trennen
den Layerstapel 43 in Leiterbahnen 46 in dem Speicherfeld
A (siehe 9 bis 11). Die Leiterbahnen 46 verlaufen
im Wesentlichen senkrecht zu den Isolationsgräben 21, wie in der
Draufsicht von 11 illustriert ist. Ein Ätzprozess,
welcher die Gräben 44 formt,
kann angehalten werden, wenn der Kappenlayer 10 der Kondensatorstruktur 4 freigelegt
wird. Deshalb erstrecken sich die Gräben nur in den polykristallinen
Siliziumlay er 40 hinein, aber nicht nach unten zu der Substratoberfläche in den
Silizium-Isolationslayer 33 über dem aktiven Bereich 5 in
dem illustrierten Beispiel. In einer alternativen Ausführung kann
der Ätzprozess,
welcher die Gräben
formt, durchgeführt
werden, bis sich die Gräben
nach unten zu dem Silizium-Isolationslayer 33 oder
nach unten in das Substrat 1 in den aktiven Bereich ausdehnen.The layer stack 43 is structured by a lithographic patterning process. trenches 44 separate the layer stack 43 in tracks 46 in the memory field A (see 9 to 11 ). The tracks 46 are substantially perpendicular to the isolation trenches 21 as in the plan view of 11 is illustrated. An etching process, which the trenches 44 can be stopped when the cap layer 10 the capacitor structure 4 is exposed. Therefore, the trenches extend only in the polycrystalline silicon layer 40 into but not down to the substrate surface into the silicon isolation layer 33 over the active area 5 in the illustrated example. In an alternative embodiment, the etching process that forms the trenches may be performed until the trenches are down to the silicon isolation layer 33 or down into the substrate 1 expand into the active area.
Die
Leiterbahnen 46 können
Bitleitungen für eine
Halbleiterspeichervorrichtung bereitstellen. Jeder aktive Bereich 5 ist
mit einer der Leiterbahnen 46 über den leitfähigen Bereich 11 verbunden.
In dem Beschaltungsbereich B kann der strukturierte Layerstapel 43 Gate-Kontakte 47 oder
eine Gate-Kontaktleitung
schaffen. Die Leiterbahnen 46 und der Gate-Kontakt 47 (Gate-Kontaktleitung)
werden in einem Verfahrensschritt geformt und aus der gleichen Folge
von Layern 43 erstellt.The tracks 46 may provide bitlines for a semiconductor memory device. Every active area 5 is with one of the tracks 46 over the conductive area 11 connected. In the wiring area B, the structured layer stack 43 Gate contacts 47 or create a gate contact line. The tracks 46 and the gate contact 47 (Gate contact line) are formed in one process step and from the same sequence of layers 43 created.
Ein
Decklayer 50 wird aufgebracht (siehe 12 und 13).
Der Decklayer 50 ist aus zumindest einem von Siliziumnitrid
und Siliziumoxinitrid hergestellt. Die Dicke des Decklayers 50 kann
in dem Bereich von ungefähr
2 nm bis 8 nm, zum Beispiel ungefähr 4 nm bis 7 nm, ungefähr 6 nm,
liegen. Ein anisotroper Ätzprozess
wird ausgeführt,
um den Decklayer 50 den Bodenbereich der Gräben 44 (siehe 14 und 15)
zu entfernen. Der verbleibende Decklayer 51 längs der
Seitenwände
der Leiterbahnen 46 schützt
die Leiterbahn 46, insbesondere den metallischen Layer 41,
gegenüber
nachfolgend verwendeten Ätz-Reaktanten.A cover layer 50 is applied (see 12 and 13 ). The cover layer 50 is made of at least one of silicon nitride and silicon oxynitride. The thickness of the decklayer 50 may be in the range of about 2 nm to 8 nm, for example about 4 nm to 7 nm, about 6 nm. An anisotropic etch process is performed to cover the cover layer 50 the bottom area of the trenches 44 (please refer 14 and 15 ) to remove. The remaining cover layer 51 along the side walls of the tracks 46 protects the conductor track 46 , in particular the metallic layer 41 , to etchant reactants used below.
Der
Graben 44 wird nach unten zu dem Silizium-Isolationslayer 33 durch
einen Ätzprozess,
zum Beispiel durch einen in Bezug auf den Decklayer 50 und
den Kappenlayer 10 der Kondensatorstruktur 4 selektiven Ätzprozess,
ausgedehnt. Der Gate-Stapel 47 wird in dem Beschaltungsbereich
B ebenso strukturiert.The ditch 44 goes down to the silicon isolation layer 33 by an etching process, for example by one with respect to the cover layer 50 and the cap layer 10 the capacitor structure 4 selective etching process, extended. The gate stack 47 is structured in the wiring area B as well.
Zwei
weitere Decklayer 55 und 56 können auf der geformten Struktur
(siehe 16 und 17) aufgebracht
werden. Der untere der beiden Decklayer 55 kann Siliziumoxid
aufweisen. Die Dicke des unteren Decklayers 55 kann in
einem Bereich von 2 nm bis 8 nm, zum Beispiel 4 nm, liegen. Der obere
Decklayer 56 kann aus Siliziumnitrid, Siliziumoxinitrid
oder aus einer Kombination daraus erstellt werden. Seine Dicke kann
in dem Bereich von 6 nm bis 15 nm, zum Beispiel bei Nanometern bis
12 nm, ungefähr
10 nm, liegen.Two more cover layers 55 and 56 can on the shaped structure (see 16 and 17 ) are applied. The lower of the two cover layers 55 may have silica. The thickness of the lower decklayers 55 may be in a range of 2 nm to 8 nm, for example 4 nm. The upper cover layer 56 can be made of silicon nitride, silicon oxynitride, or a combination thereof. Its thickness may be in the range of 6 nm to 15 nm, for example nanometers to 12 nm, about 10 nm.
Eine
Maske 60 deckt den Beschaltungsbereich B ab und belässt den
Speicherfeldbereich A freiliegend.A mask 60 covers the wiring area B and leaves the memory area A exposed.
Ein Ätzprozess
wird angewandt, welcher eine Öffnung
durch den Isolationslayer 33 nach unten zu dem Siliziumsubstrat 1 (siehe 18 und 19) ätzt. Die
Leiterbahnen 56 werden als Maskenstruktur für diesen Ätzprozess
benutzt. Die Gräben 44 legen die
Bereiche, welche geätzt
werden, fest. Der Ätzprozess
kann für
einen Zeitabschnitt ausgeführt
werden, der als ausreichend erachtet wird, um durch den Isolationslayer 33 hindurch
zu ätzen.
Der Kappenlayer 10 kann zumindest doppelt so dick wie der
Isolationslayer 33 sein. Deshalb erfolgt durch den Ätzprozess weder
eine Eröffnung
der Kondensatorstruktur 4 unter dem Kappenlayer 10 noch
eine Freilegung derselben. Somit wird der aktive Bereich 5 selektiv
freigelegt.An etching process is used, which forms an opening through the insulation layer 33 down to the silicon substrate 1 (please refer 18 and 19 ) etches. The tracks 56 are used as a mask structure for this etching process. The trenches 44 determine the areas to be etched. The etching process may be carried out for a period of time considered sufficient to pass through the insulating layer 33 etch through. The cap layer 10 can be at least twice as thick as the insulation layer 33 be. Therefore, neither the opening of the capacitor structure occurs by the etching process 4 under the cap layer 10 another exposure of the same. Thus, the active area becomes 5 selectively exposed.
Optional
kann ein Dotierungsmaterial durch die Gräben 44 in den aktiven
Bereich 44 implantiert werden. Das Dotierungsmaterial wird
auf die Substratoberfläche 2 mit
Neigung in Bezug auf die Normale der Substratoberfläche 2 gerichtet.
Das Dotierungsmaterial kann Phosphor aufweisen.Optionally, a dopant material may pass through the trenches 44 in the active area 44 be implanted. The dopant material is applied to the substrate surface 2 with inclination with respect to the normal of the substrate surface 2 directed. The dopant material may include phosphorus.
Die
Maske 60 kann in dieser Prozessstufe gestrippt werden.The mask 60 can be stripped at this stage of the process.
Ein
selektiver Ätzprozess
wird ausgeführt, welcher
das Material des Substrats 1 selektiv ätzt und nicht mit dem Kappenlayer 10,
dem oberen Decklayer 56 und dem dielektrischen Werkstoff
des Isolationsgrabens 21 reagiert. Der Kappenlayer 10 und
der dielektrische Werkstoff des Isolationsgrabens 21 werden
in Bezug auf diesen selektiven Ätzprozess
als eine Art Ätz-Stop-Layer
vorgesehen. Somit werden die Kondensatorstruktur 4 und
die Isolationsgräben 21 nicht
strukturiert. Die Leiterbahnen 46 legen eine Maske fest,
welche die aktiven Bereich 5 zum Teil bedeckt. Der obere
Decklayer 56 schützt
die Leiterbahnen 46 gegenüber dem Ätzprozess. Der selektive Ätzprozess
kann ein reaktiver Ionen-Ätzprozess
oder ein plasmagestützter Ätzprozess
sein.A selective etching process is performed, which is the material of the substrate 1 selectively etched and not with the cap layer 10 , the upper decklayer 56 and the dielectric material of the isolation trench 21 responding. The cap layer 10 and the dielectric material of the isolation trench 21 are provided with respect to this selective etching process as a kind of etch stop layer. Thus, the capacitor structure 4 and the isolation trenches 21 not structured. The tracks 46 define a mask that defines the active area 5 partly covered. The upper cover layer 56 protects the tracks 46 opposite to the etching process. The selective etching process may be a reactive ion etching process or a plasma assisted etching process.
Als
ein Beispiel kann der Ätz-Reaktant
auf Fluorwasserstoff basieren, der obere Decklayer 56 ist aus
Siliziumnitrid, der Kappenlayer 10 ist aus Siliziumoxid,
die Füllung
der Isolationsgräben 21 ist
aus Siliziumoxid, und das Substrat 1 ist aus Silizium.
Die Ätzgeschwindigkeit
von Silizium übersteigt
die Ätzgeschwindigkeit
der anderen Werkstoffe um einen Faktor von zumindest 5,
wenn Fluorwasserstoff verwendet wird. Dies ist nur als ein Beispiel
von Werkstoffen und eines Ätz-Reaktants
gemeint. Andere geeignete Kombinationen können basierend auf den Ätzeigenschaften
von Werkstoffen und Ätzprozessen
festgelegt werden.As an example, the caustic reactant may be based on hydrogen fluoride, the top cover layer 56 is made of silicon nitride, the cap layer 10 is made of silica, the filling of the isolation trenches 21 is made of silicon oxide, and the substrate 1 is made of silicon. The etch rate of silicon exceeds the etch rate speed of the other materials by a factor of at least 5 when hydrogen fluoride is used. This is meant only as an example of materials and an etching reactant. Other suitable combinations may be determined based on the etching characteristics of materials and etching processes.
Ein
Graben 61 wird durch den selektiven Ätzprozess in das Substrat 1 in
den aktiven Bereich 5 geätzt (20). Der
Graben 61 dehnt den Graben 44 aus. Der Graben 61 kann
somit als ein unterer Abschnitt 62 des Grabens 44 angesehen
werden. Die Querabmessungen des Grabens 61 korrespondieren hauptsächlich zu
den Querabmessungen des Grabens 44.A ditch 61 becomes the substrate through the selective etching process 1 in the active area 5 etched ( 20 ). The ditch 61 stretches the ditch 44 out. The ditch 61 can thus be considered a lower section 62 of the trench 44 be considered. The transverse dimensions of the trench 61 correspond mainly to the transverse dimensions of the trench 44 ,
Ein
isotroper Ätzprozess,
welcher das Material des Substrats 1 ätzt, kann durchgeführt werden, um
den unteren Abschnitt 62 des Grabens 44 zu verbreitern.
Der untere Abschnitt 62 wird auch als Graben 63 in
dem aktiven Bereich 5 in 21 bezeichnet.An isotropic etch process that uses the material of the substrate 1 etched, can be performed to the lower section 62 of the trench 44 to broaden. The lower section 62 is also called ditch 63 in the active area 5 in 21 designated.
Stickstoff 70 kann
in die Bodenfläche 71 des Grabens 63 in
dem aktiven Bereich 5 implantiert werden (22).nitrogen 70 can in the bottom area 71 of the trench 63 in the active area 5 implanted ( 22 ).
Ein
Gate-Oxid 76, 77 wird an den Seitenwänden und
dem Boden des Grabens 63 in dem aktiven Bereich 5 herangezüchtet (23).
Die Wachstumsrate von Siliziumoxid wird in der Bodenfläche 71 auf Grund
der Implantation von Stickstoff verringert. In dem unteren Abschnitt 75 des
Grabens 63 ist das Gate-Oxid 76 im Wesentlichen
dünner
als das Gate-Oxid 77, das in einem oberen Abschnitt 74 des Grabens 63 aufgebaut
wurde.A gate oxide 76 . 77 becomes on the sidewalls and the bottom of the trench 63 in the active area 5 grown ( 23 ). The growth rate of silica is in the bottom surface 71 reduced due to the implantation of nitrogen. In the lower section 75 of the trench 63 is the gate oxide 76 substantially thinner than the gate oxide 77 that in an upper section 74 of the trench 63 was built.
Die
Gräben 63 in
dem aktiven Bereich 5 und der Graben 44 zwischen
den Leiterbahnen 46 werden mit polykristallinem Silizium 80 gefüllt (24). Dies
wird durch Ablagern des polykristallinen Siliziums 80 erreicht.
Ein Polierverfahrensschritt wird angewandt, um eine plane Oberfläche zu schaffen.
Das polykristalline Silizium 80 kann mit einem Dotierungsmaterial
dotiert werden. Das polykristalline Silizium 80 formt Gate-Elektrode 81 einer
in dem aktiven Bereich 5 gebildeten aktiven Vorrichtung.The trenches 63 in the active area 5 and the ditch 44 between the tracks 46 be with polycrystalline silicon 80 filled ( 24 ). This is done by depositing the polycrystalline silicon 80 reached. A polishing process step is used to create a planar surface. The polycrystalline silicon 80 can be doped with a doping material. The polycrystalline silicon 80 forms gate electrode 81 one in the active area 5 formed active device.
Eine
Maske 82 wird auf dem polykristallinen Siliziumlayer 80 geformt
(25 und 26). Die Maske 82 bedeckt
die Gate-Elektroden 81,
welche in den Gräben 63 geformt
worden sind. Ein Ätzprozess entfernt
das polykristalline Silizium 80, welches von der Maske 82 nicht
abgedeckt ist.A mask 82 becomes on the polycrystalline silicon layer 80 shaped ( 25 and 26 ). The mask 82 covers the gate electrodes 81 which are in the trenches 63 have been shaped. An etching process removes the polycrystalline silicon 80 which of the mask 82 is not covered.
In
den folgenden Verfahrensschritten werden in dem Beschaltungsbereich
B Implantierungen gebildet. Der obere Decklayer 56 kann
durch einen Ätzprozess
in seiner Dicke verringert werden. Ein erstes Dotierungsmaterial 90 wird
in einem ersten Bereich 91 auf dem Gate-Stapel 47 unter
Verwendung des Decklayers 56 als eine selbstausrichtende
Maskenstruktur abgelagert. Zusätzliche
Masken (nicht gezeigt) können
verwendet werden.In the following method steps, implants are formed in the wiring region B. The upper cover layer 56 can be reduced in thickness by an etching process. A first doping material 90 will be in a first area 91 on the gate stack 47 using the decklayer 56 deposited as a self-aligning mask structure. Additional masks (not shown) may be used.
Ein
Spacer 92 wird auf bzw. an dem Gate-Stapel 47 gezüchtet oder
abgelagert. Ein anisotroper Ätzprozess
wird ausgeführt,
um den Spacer 92, der parallel zu der Substratoberfläche 2 (29 und 30)
angeordnet worden ist, zu entfernen. Ein zweites Dotierungsmaterial 93 wird
in den zweiten Bereich 94 nahe am Gate-Stapel 47 implantiert.
Der erste Bereich 91 und der zweite Bereich 94 sind
voneinander auf Grund des Spacers 92 versetzt.A spacer 92 is on or at the gate stack 47 bred or deposited. An anisotropic etch process is performed to form the spacer 92 that is parallel to the substrate surface 2 ( 29 and 30 ) has been arranged to remove. A second doping material 93 will be in the second area 94 near the gate stack 47 implanted. The first area 91 and the second area 94 are from each other due to the spacer 92 added.
Der
Spacer 92 kann den Graben 44 oberhalb der Kondensatorstruktur 4 füllen.The spacer 92 can the ditch 44 above the capacitor structure 4 to fill.
Ein
dünner
Siliziumnitrid-Layer 100 wird aufgebracht. Das Spin-On-Glas 101 kann
auf die geformte Struktur aufgeschleudert werden (siehe 31 und 32).
Ein Polierverfahrensschritt wird angewandt, um die Oberfläche zu ebnen.
Zusätzlich kann
das polykristalline Silizium 83, das heißt die Gate-Elektroden 81,
unter der geebneten Oberfläche durch
einen Ätzprozess
(nicht gezeigt) leicht vertieft werden.A thin silicon nitride layer 100 is applied. The spin-on glass 101 can be spun onto the formed structure (see 31 and 32 ). A polishing process step is used to level the surface. In addition, the polycrystalline silicon 83 that is the gate electrodes 81 , are easily recessed under the flattened surface by an etching process (not shown).
Eine Öffnung wird
in das Spin-On-Glas 101 eingeformt, um eine Kontaktöffnung zu
der Struktur 14 in dem Beschaltungsbereich B zu schaffen (33 und 34).
Eine Metallisierung wird auf der geformten Struktur vorgesehen.
Die Metallisierung wird strukturiert, um Leiterbahnen 102 zu
bilden, welche senkrecht zu den Leiterbahnen 46 in ihrem
Speicherfeldbereich A angeordnet sind (35 und 36).
Ein Kontaktstecker wird geformt und der Beschaltungsbereich B kontaktiert
die Struktur 14.An opening is made in the spin-on glass 101 molded to a contact opening to the structure 14 in the wiring area B ( 33 and 34 ). Metallization is provided on the molded structure. The metallization is structured to conductor tracks 102 to form, which is perpendicular to the tracks 46 are arranged in their memory field area A ( 35 and 36 ). A contact plug is formed and the wiring area B contacts the structure 14 ,
Anstelle
des Spin-On-Glases 101 kann ein anderer geeigneter dielektrischer
Werkstoff verwendet werden.Instead of the spin-on-glass 101 For example, another suitable dielectric material may be used.
Zweite AusführungSecond execution
Eine
zweite Ausführung
der vorliegenden Erfindung wird unter Bezugnahme auf die erste Ausführung erläutert. Die
Verfah rensschritte der ersten Ausführung werden durchgeführt bis
der Isolationslayer 33 durchgeätzt ist (18 und 19).
Dann wird ähnlich
zu der ersten Ausführung
ein Graben 161 selektiv in das Substrat 1 in den
aktiven Bereich 5 eingeätzt.
Der Graben 161 kann flacher als der Graben 61 der
ersten Ausführung
sein (siehe 37).A second embodiment of the present invention will be explained with reference to the first embodiment. The procedural steps of the first embodiment are performed until the isolation layer 33 is etched through ( 18 and 19 ). Then, similar to the first embodiment, a trench 161 selectively in the substrate 1 in the active area 5 etched. The ditch 161 can flatter than the ditch 61 be the first execution (see 37 ).
Ein
isotroper Ätzprozess
wird ausgeführt. Der
Graben 161 wird auf einen Graben 163 ähnlich dem
Graben 61 der ersten Ausführung erweitert (siehe 38).An isotropic etching process is carried out. The ditch 161 gets on a ditch 163 similar to the ditch 61 the first version extended (see 38 ).
Ein
Isolationsliner 177 aus Siliziumoxid wird an den Seitenwänden des
verbreiterten Grabens 163 herangezüchtet (siehe 39).
Das Siliziumoxid am Boden des Grabens 163 kann durch einen
anisotropen Ätzprozess
entfernt werden.An insulation liner 177 Silicon oxide is deposited on the sidewalls of the widened trench 163 grown up (see 39 ). The silica at the bottom of the trench 163 can be removed by an anisotropic etching process.
Ein
selektiver Ätzprozess
wird ausgeführt, welcher
das freigelegte Substrat 1 am Boden des Grabens 163 selektiv ätzt. So
wird der Graben 163 auf einen unteren Abschnitt 175 ausgedehnt
(siehe 40). Der Graben 163 in
dem aktiven Bereich 5 kann aus dem oberen verbreiterten
Abschnitt 174 und dem unteren Abschnitt 175 bestehen.A selective etching process is performed, which involves exposing the substrate 1 at the bottom of the ditch 163 selectively etched. This is how the ditch will be 163 on a lower section 175 extended (see 40 ). The ditch 163 in the active area 5 can from the upper widened section 174 and the lower section 175 consist.
Ein
Gate-Oxid 178 oder irgendein anderes geeignetes Gate-Dielektrikum wird
auf der Oberfläche
des unteren Abschnitts 175 des Grabens 163 aufgebracht
(41). Das Gate-Oxid 178 kann dünner als
der Oxid-Isolationsliner 177 ausgebildet sein.A gate oxide 178 or any other suitable gate dielectric will be on the surface of the lower portion 175 of the trench 163 applied ( 41 ). The gate oxide 178 can be thinner than the oxide insulation liner 177 be educated.
Die
nachfolgenden Verfahrensschritte zum Formen der aktiven Vorrichtung
werden nicht im Detail erläutert,
da sie identisch mit denjenigen der ersten Ausführung sind. Der Graben 163 wird
mit dotiertem polykristallinen Silizium gefüllt, und weitere Verfahrensschritte
werden durchgeführt,
um Leiterbahnen oben auf der Struktur zu schaffen, welche parallel
zu den Isolationsgräben
oder senkrecht zu den Leiterbahnen 46 ver laufen. Es wird
Bezug genommen auf die Beschreibung, welche sich auf die 24 bis 36 bezieht.The subsequent process steps for molding the active device will not be explained in detail since they are identical to those of the first embodiment. The ditch 163 is filled with doped polycrystalline silicon, and further process steps are performed to provide traces on top of the structure which are parallel to the isolation trenches or perpendicular to the traces 46 run. Reference is made to the description which refers to the 24 to 36 refers.
Dritte AusführungThird execution
Eine
dritte Ausführung
der vorliegenden Erfindung wird erläutert, wobei Bezug auf die
erste und zweite Ausführung
genommen wird. Die Verfahrensschritte der ersten oder zweiten Ausführung werden ausgeführt bis
die Gräben
in dem Substrat 1 in dem aktiven Bereich 5 mit
dotiertem polykristallinen Silizium gefüllt sind (siehe 42 und 43;
siehe 24 der ersten Ausführung).A third embodiment of the present invention will be explained with reference to the first and second embodiments. The method steps of the first or second embodiment are carried out until the trenches in the substrate 1 in the active area 5 filled with doped polycrystalline silicon (see 42 and 43 ; please refer 24 the first version).
Eine
Blockmaske (nicht dargestellt) wird auf der Struktur angeordnet,
welche den Speicherfeldbereich A abschirmt. Der polykristalline
Siliziumlayer 80 wird in dem Beschaltungsbereich B unter
Verwendung der Blockmaske entfernt. Anschließend wird das Substrat 1 durch
Implantieren von Dotierungsmaterial in der Nachbarschaft der Gate-Stapel 47 (44)
strukturiert. Der Strukturierungvorgang, der zusammen mit den 28 und 30 gelehrt
wird, kann angewandt werden. Danach wird die Blockmaske gestrippt.A block mask (not shown) is placed on the structure which shields the memory array area A. The polycrystalline silicon layer 80 is removed in the wiring area B using the block mask. Subsequently, the substrate becomes 1 by implanting dopant material in the vicinity of the gate stacks 47 ( 44 ) structured. The structuring process, which together with the 28 and 30 can be applied. Then the block mask is stripped.
Ein
Siliziumnitrid-Layer 200 kann in dem Speicherfeldbereich
A und dem Beschaltungsbereich aufgebracht werden (45 und 46).
Ein Spin-On-Glas 201, ein Spin-On-Dielektrikum, ein Quarzglas
etc. wird auf dem Siliziumnitrid-Layer 200 vorgesehen.
Ein Polierverfahrensschritt wird durchgeführt, um die oben liegende Oberfläche der
geformten Struktur zu ebnen. Der Siliziumnitrid-Layer 200 kann
als Stoppunkt-Layer verwendet werden. Das Polieren kann durchgeführt werden
bis Ätzprodukte
oder Partikel des Stoppunkt-Layers erfasst werden. Eine glatte Oberfläche kann
erhalten werden, indem ein reaktiver Ionen-Ätzprozess angewandt wird, falls
gewünscht.
Der Siliziumnitrid-Layer 200 wird in dem Speicherfeld A
gestrippt.A silicon nitride layer 200. can be applied in the memory array area A and the wiring area ( 45 and 46 ). A spin on glass 201 , a spin-on dielectric, a quartz glass, etc., on the silicon nitride layer 200. intended. A polishing process step is performed to level the top surface of the molded structure. The silicon nitride layer 200. can be used as a stop-point layer. Polishing may be performed until etch products or particles of the stop-point layer are detected. A smooth surface can be obtained by applying a reactive ion etch process, if desired. The silicon nitride layer 200. is stripped in the memory array A.
Eine Öffnung wird
nach unten durch das Spin-On-Glas 201 zu der Struktur 14,
zum Beispiel für
einen Substratkontakt, in dem Beschaltungsbereich B durchgeätzt (47 und 48).An opening will be down through the spin-on glass 201 to the structure 14 , for example, for a substrate contact, etched through in the wiring region B ( 47 and 48 ).
Die
Metallisierung 202 wird zu oberen Leiterbahnen 203 in
dem Speicherfeldbereich A strukturiert, welche im Wesentlichen parallel
zu den Isolationsgräben
oder senkrecht zu den unteren Leiterbahnen 46 verlaufen. 49 zeigt
einen Querschnitt der Struktur senkrecht zu denjenigen von 48 (in
der Ebene C-C, siehe 3). Die oberen Leiterbahnen 203 sind
oberhalb der Gate-Elektrode 81 und der Kondensatorstrukturen 4 vorgesehen.The metallization 202 becomes upper tracks 203 in the memory array area A, which is substantially parallel to the isolation trenches or perpendicular to the lower conductor tracks 46 run. 49 shows a cross section of the structure perpendicular to those of 48 (in the plane CC, see 3 ). The upper tracks 203 are above the gate electrode 81 and the capacitor structures 4 intended.
Die
Gate-Elektroden werden individualisiert, indem das dotierte polykristalline
Silizium 80 strukturiert wird. Die oberen Leiterbahnen 202 werden
deshalb als Maske für
einen Ätzprozess
benutzt, welcher das dotierte polykristalline Silizium 80 zwischen
den Reihen von Speicherzellen 5, das heißt oberhalb
der Isolationsgräben 21,
entfernt. Das entfernte polykristalline Silizium 80 wird
durch einen dielektrischen Werkstoff, zum Beispiel Quarzglas, Spin-On-Glas und
Siliziumoxid, ersetzt. Die individualisierten Gate-Elektroden werden
unter den oberen Leiterbahnen 202 angeordnet. Die Breite
der Gate-Elektroden ist fast gleich der Breite der oberen Leiterbahnen ausgebildet.The gate electrodes are individualized by the doped polycrystalline silicon 80 is structured. The upper tracks 202 are therefore used as a mask for an etching process which uses the doped polycrystalline silicon 80 between the rows of memory cells 5 that is, above the isolation trenches 21 , away. The removed polycrystalline silicon 80 is replaced by a dielectric material, for example quartz glass, spin-on glass and silicon oxide. The individualized gate electrodes are under the upper tracks 202 arranged. The width of the gate electrodes is formed almost equal to the width of the upper conductor tracks.
In
einer weiteren Ausführung
wird die Metallisierung 202 zu oberen Leiterbahnen 203 strukturiert,
und das dotierte polykristalline Silizium 80 wird zu individualisierten
Gate-Elektroden
mittels eines einzelnen Lithografieprozesses strukturiert.In another embodiment, the metallization 202 to upper tracks 203 structured, and the doped polycrystalline silicon 80 is patterned into individualized gate electrodes by means of a single lithography process.
In
einer alternativen Ausführung
werden die Gate-Elektroden und die oberen Leiterbahnen 202 aus
dem gleichen Gate-Elektroden-Material
erstellt. Das Gate-Elektroden-Material, zum Beispiel das dotierte
polykristalline Silizium, wird in den Gräben 44 und oben auf
der geformten Struktur abgelagert.In an alternative embodiment, the gate electrodes and the upper conductor tracks 202 created from the same gate electrode material. The gate electrode material, for example the doped polycrystalline silicon, becomes in the trenches 44 and deposited on top of the molded structure.
Danach
wird das Gate-Elektroden-Material strukturiert, um in einem Verfahrensschritt
individualisierte Gate-Elektroden und obere Leiterbahnen 202 zu
formen.Thereafter, the gate electrode material is patterned in order to produce individualized gate electrodes and upper conductor tracks in one method step 202 to shape.
Obwohl
die vorliegende Erfindung mit Bezug auf eine bevorzugte Ausführung beschrieben
worden ist, ist sie nicht darauf beschränkt, sondern kann auf dem Fachmann
bekannte verschiedene Art und Weise variiert werden. Somit ist es
beabsichtigt, dass die vorliegende Erfindung nur durch den Rahmen
der hier beigefügten
Ansprüche
begrenzt ist.Although the present invention with reference has been described to a preferred embodiment, it is not limited thereto, but can be varied in various ways known in the art. Thus, it is intended that the present invention be limited only by the scope of the claims appended hereto.