KR100466026B1 - Method for manufacturing conducting layer pattern on the semiconductor device - Google Patents
Method for manufacturing conducting layer pattern on the semiconductor device Download PDFInfo
- Publication number
- KR100466026B1 KR100466026B1 KR10-2002-0086735A KR20020086735A KR100466026B1 KR 100466026 B1 KR100466026 B1 KR 100466026B1 KR 20020086735 A KR20020086735 A KR 20020086735A KR 100466026 B1 KR100466026 B1 KR 100466026B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- insulating film
- photoresist pattern
- insulating layer
- insulating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 18
- 239000004020 conductor Substances 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 238000011161 development Methods 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000002955 isolation Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 고집적 반도체 소자의 도전체 패턴 제조 방법에 관한 것으로, 특히 그 제조 방법은 반도체 기판 상부에 도전체막을 증착하고 그 위에 제 1절연막을 증착하는 단계와, 제 1절연막 상부에 포토레지스트 패턴을 형성하고 제 1절연막을 패터닝하되, 포토레지스트 패턴이 형성되지 않는 제 1절연막이 일부 두께가 남도록 식각한 후에 포토레지스트 패턴을 제거하는 단계와, 결과물 전면에 제 2절연막을 증착하고 제 1절연막 패턴 표면이 드러나도록 제 2절연막을 평탄화하는 단계와, 제 2절연막 사이의 홈을 매립하면서 제 1절연막 패턴에 오버랩되는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 노출된 제 1절연막 패턴을 식각해서 제거하는 단계와, 포토레지스트 패턴 및 제 2절연막을 제거하는 단계와, 남겨진 제 1절연막 패턴에 맞추어 도전체막을 패터닝한 후에 제 1절연막 패턴을 제거한다. 따라서 본 발명은 미세 선폭을 갖는 고집적 반도체 소자 패터닝 공정시 포토레지스트 패턴으로 식각하지 않고 미세 선폭을 갖는 식각 마스크 패턴(제 1절연막)을 이용함으로써 식각 대상물인 도전체막의 식각 마진을 확보하여 미세 선폭을 갖는 반도체 소자를 패터닝할 수 있다.The present invention relates to a method for manufacturing a conductor pattern of a highly integrated semiconductor device, and more particularly, to a method of manufacturing a conductor pattern on a semiconductor substrate, and depositing a conductor film on the semiconductor substrate and depositing a first insulating film thereon, and a photoresist pattern on the first insulating film. Forming and patterning the first insulating layer, and then etching the first insulating layer to which the photoresist pattern is not formed, leaving a portion of thickness, and then removing the photoresist pattern; depositing a second insulating layer on the entire surface of the resultant and forming a first insulating layer pattern surface Planarizing the second insulating film so as to be exposed; forming a photoresist pattern overlapping the first insulating film pattern while filling the grooves between the second insulating film; and etching the first insulating film pattern exposed to the photoresist pattern. Removing; removing the photoresist pattern and the second insulating film; and matching the remaining first insulating film pattern After patterning the conductive film to remove the first insulating film pattern. Accordingly, the present invention uses an etching mask pattern (first insulating layer) having a fine line width instead of etching into a photoresist pattern during a highly integrated semiconductor device patterning process having a fine line width to secure an etching margin of the conductor film as an object to be etched. The semiconductor element which has is can be patterned.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 소자의 집적도가 높이지면서 디자인 룰의 크기가 작아지는 소자에서 요구되는 서브 미크론(sub-micron) 이하의 미세 선폭을 갖는 고집적 반도체 소자의 도전체 패턴 제조 방법에관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and in particular, a conductor pattern of a highly integrated semiconductor device having a sub-micron fine line width required for a device having a high integration degree and a small design rule. It is about a manufacturing method.
현재 반도체장치의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 꾸준히 발전되고 있다. 이렇게 반도체 소자의 집적도가 증가됨에 따라 소자의 미세화 기술을 기본으로 한 연구가 추진되고 있다.As the development of semiconductor device manufacturing technology and its application field have been expanded, research and development on the increase in the degree of integration of semiconductor devices have been steadily developing. As the degree of integration of semiconductor devices increases, researches based on technology for miniaturization of devices are being promoted.
이에 반도체 소자의 미세화에 따라 반도체 소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)의 게이트 전극 또는 비트 라인 등의 배선 선폭또한 줄어들고 있는 실정이다.Accordingly, as semiconductor devices become highly integrated with the miniaturization of semiconductor devices, wiring line widths of gate electrodes or bit lines of metal oxide semiconductor field effect transistors are also decreasing.
도 1a 내지 도 1d는 종래 기술에 의한 고집적 반도체 소자의 게이트 전극 제조 방법을 나타낸 공정 순서도이다. 이들 도면을 참조하면, 종래 기술에 의한 배선 중, 게이트 전극(워드 라인)의 제조 공정에 대해 설명한다.1A to 1D are flowcharts illustrating a method of manufacturing a gate electrode of a highly integrated semiconductor device according to the prior art. Referring to these drawings, a process of manufacturing a gate electrode (word line) among the wirings according to the prior art will be described.
도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 소자 분리 공정(isolation process)을 진행하여 소자의 활성 영역(active region)과 소자분리영역(isolation region)을 구분하는 소자 분리막(12)을 형성한다. 그리고 기판(10) 전면에 게이트 절연막(14)으로서 열산화막을 형성하고 그 위에 도전체막(16)으로서 도프트 폴리실리콘층(doped polysilicon)을 증착한다.As shown in FIG. 1A, an isolation layer 12 which separates an active region and an isolation region of a device by performing an isolation process on a silicon substrate as a semiconductor substrate 10. ). Then, a thermal oxide film is formed as the gate insulating film 14 on the entire surface of the substrate 10, and a doped polysilicon layer is deposited as the conductive film 16 thereon.
이어서 도 1b에 도시된 바와 같이, 도전체막(16) 상부에 포토리소그래피 공정을 진행하여 게이트 전극 영역을 정의하는 포토레지스트 패턴(18)을 형성한다.Subsequently, as shown in FIG. 1B, a photolithography process is performed on the conductive film 16 to form a photoresist pattern 18 defining a gate electrode region.
그리고 도 1c에 도시된 바와 같이, 포토레지스트 패턴(18)을 이용한 건식 식각 공정을 진행하여 도전체막(16)을 패터닝함으로써 게이트 전극(16a)을 형성한다.As shown in FIG. 1C, the gate electrode 16a is formed by performing a dry etching process using the photoresist pattern 18 to pattern the conductor film 16.
그리고나서 도 1d에 도시된 바와 같이, 포토레지스트 패턴(18)을 제거한다.Then, as shown in FIG. 1D, the photoresist pattern 18 is removed.
상기와 같은 종래 기술에 있어서, 게이트 전극(16a)의 패터닝 공정시 게이트 절연막(14a)까지 식각할 수 있다.In the prior art as described above, the gate insulating layer 14a may be etched during the patterning process of the gate electrode 16a.
그런데 이러한 미세 선폭을 갖는 게이트 전극 또는 비트 라인 등의 고집적 반도체 소자를 제조하기 위해서는 해당 소자를 패터닝하기 위한 축소된 소자 패턴을 갖는 마스크의 적용이 필수적이다. 게다가 미세 마스크의 축소뿐만 아니라 미세한 포토레지스트 패턴을 노광하기 위한 새로운 노광원이나 노광 장치의 개발이 뒤따라야만 한다.However, in order to manufacture a highly integrated semiconductor device such as a gate electrode or a bit line having such a fine line width, application of a mask having a reduced device pattern for patterning the device is essential. In addition, the development of a new exposure source or exposure apparatus for exposing the fine photoresist pattern as well as the reduction of the fine mask must be followed.
이뿐만 아니라 포토리소그래피 공정시 사용되는 포토레지스트 패턴의 두께도 낮아져야 하는데, 포토레지스트 패턴의 두께 감소는 후속 공정인 식각 공정시 공정 마진에 영향을 주게 된다. 이에 따라 게이트 전극 또는 비트 라인 등의 반도체 소자를 원하는 측벽 프로파일로 패터닝할 수 없거나 소자 형태에 심각한 손상을 주는 문제점이 있었다.In addition, the thickness of the photoresist pattern used in the photolithography process should be lowered, and the thickness reduction of the photoresist pattern affects the process margin during the subsequent etching process. Accordingly, there is a problem in that a semiconductor device such as a gate electrode or a bit line cannot be patterned into a desired sidewall profile or seriously damage the device shape.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 고집적 반도체 소자의 미세 선폭을 갖는 식각 마스크 패턴을 용이하게 제조함으로써 식각 대상물인 도전체막의 식각 마진을 확보하면서 포토리소그래피 공정의 한계를 극복할 수 있는 고집적 반도체 소자의 도전체 패턴 제조 방법을 제공하는데 있다.An object of the present invention to overcome the limitations of the photolithography process while ensuring the etching margin of the conductive film to be etched by easily manufacturing an etching mask pattern having a fine line width of the highly integrated semiconductor device to solve the problems of the prior art as described above. The present invention provides a method for manufacturing a conductive pattern of a highly integrated semiconductor device.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 도전체 패턴을 제조하는 방법에 있어서, 반도체 기판 또는 반도체 기판의 소정 구조물 상부에 도전체막을 증착하고 그 위에 제 1절연막을 증착하는 단계와, 제 1절연막 상부에 도전체 패턴 사이의 오픈 영역을 정의하는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 의해 드러난 제 1절연막을 패터닝하되, 포토레지스트 패턴이 형성되지 않는 제 1절연막이 일부 두께가 남도록 식각한 후에 포토레지스트 패턴을 제거하는 단계와, 결과물 전면에 제 2절연막을 증착하고 제 1절연막 패턴 표면이 드러나도록 제 2절연막을 평탄화하는 단계와, 제 2절연막 사이의 홈을 매립하도록 포토레지스트를 도포하고 노광 및 현상 공정을 거쳐 이웃한 제 1절연막 패턴에 오버랩되는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴에 노출된 제 1절연막 패턴을 식각해서 제거하는 단계와, 포토레지스트 패턴 및 제 2절연막을 제거하는 단계와, 남겨진 제 1절연막 패턴에 맞추어 도전체막을 패터닝한 후에 제 1절연막 패턴을 제거하는 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention provides a method of manufacturing a conductor pattern of a semiconductor device, the method comprising: depositing a conductor film on a semiconductor substrate or a predetermined structure of the semiconductor substrate, and depositing a first insulating film thereon; Forming a photoresist pattern defining an open area between the conductor patterns on the insulating film, and patterning the first insulating film exposed by the photoresist pattern, but leaving a portion of the thickness of the first insulating film on which the photoresist pattern is not formed. Removing the photoresist pattern after etching, depositing a second insulating film on the entire surface of the resultant, planarizing the second insulating film so that the surface of the first insulating film pattern is exposed, and filling the groove between the second insulating film. Photoresist pattern applied and overlapping the adjacent first insulating film pattern through an exposure and development process Forming, etching and removing the first insulating film pattern exposed to the photoresist pattern, removing the photoresist pattern and the second insulating film, and patterning the conductive film in accordance with the remaining first insulating film pattern. And removing the insulating film pattern.
도 1a 내지 도 1d는 종래 기술에 의한 고집적 반도체 소자의 게이트 전극 제조 방법을 나타낸 공정 순서도,1A to 1D are process flowcharts illustrating a method for manufacturing a gate electrode of a highly integrated semiconductor device according to the prior art;
도 2a 내지 도 2h는 본 발명에 따른 고집적 반도체 소자의 게이트 전극 제조 방법을 나타낸 공정 순서도.2A to 2H are process flowcharts illustrating a method for manufacturing a gate electrode of a highly integrated semiconductor device according to the present invention.
＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 반도체 기판 102 : 소자 분리막100 semiconductor substrate 102 device isolation film
104 : 게이트 절연막 106 : 도전체막104: gate insulating film 106: conductor film
106a : 도전체막 패턴 108 : 제 1절연막106a: Conductor film pattern 108: First insulating film
110, 114 : 포토레지스트 패턴 112 : 제 2절연막110 and 114 photoresist pattern 112 second insulating film
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2h는 본 발명에 따른 고집적 반도체 소자의 게이트 전극 제조 방법을 나타낸 공정 순서도이다. 이들 도면을 참조하면, 본 발명에 따른 고집적 반도체 소자의 배선 중에서, 일 예인 게이트 전극(워드 라인)의 제조 공정에 대해 설명한다.2A to 2H are flowcharts illustrating a method of manufacturing a gate electrode of a highly integrated semiconductor device according to the present invention. Referring to these drawings, a process of manufacturing a gate electrode (word line), which is an example, among wirings of a highly integrated semiconductor device according to the present invention will be described.
우선 도 2a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 소자 분리 공정을 진행하여 소자의 활성 영역과 소자분리영역을 구분하는 소자 분리막(102)을 형성한다. 그리고 상기 기판(100) 전면에 게이트 절연막(104)으로서 열산화막을 형성하고 그 위에 도전체막(106)으로서 도프트 폴리실리콘층(doped polysilicon)을 증착한 후에, 그 위에 제 1절연막(108)으로서 실리콘질화막(SiN)을 증착한다. 포토리소그래피 공정을 진행하여 제 1절연막(108) 상부에 이후 형성될 게이트 전극 사이의 오픈 영역(open region)을 정의하는 포토레지스트 패턴(110)을 형성한다.First, as shown in FIG. 2A, a device isolation process is performed on a silicon substrate as a semiconductor substrate 100 to form a device isolation layer 102 that separates an active region and a device isolation region of a device. A thermal oxide film is formed on the entire surface of the substrate 100 as the gate insulating film 104, and then a doped polysilicon layer is deposited on the substrate 100 as the conductive film 106, and then the first insulating film 108 is formed thereon. Silicon nitride film (SiN) is deposited. The photolithography process is performed to form a photoresist pattern 110 on the first insulating layer 108 to define an open region between gate electrodes to be subsequently formed.
이어서 도 2b에 도시된 바와 같이, 포토레지스트 패턴(110)을 이용한 건식 식각 공정을 진행하여 포토레지스트 패턴(110)에 의해 드러난 제 1절연막(108)을 패터닝(108a)하고, 포토레지스트 패턴(110)을 제거한다. 이때, 포토레지스트 패턴(110)에 의해 드러난 제 1절연막(108)을 패터닝함에 있어서, 포토레지스트 패턴(110)이 형성되지 않는 부분에 제 1절연막의 일정 두께가 남도록 식각 공정을 조절할 수 있다.Subsequently, as shown in FIG. 2B, a dry etching process using the photoresist pattern 110 is performed to pattern the first insulating layer 108 exposed by the photoresist pattern 110, and then photoresist pattern 110. ). In this case, in patterning the first insulating layer 108 exposed by the photoresist pattern 110, the etching process may be controlled such that a predetermined thickness of the first insulating layer remains on a portion where the photoresist pattern 110 is not formed.
그리고 도 2c에 도시된 바와 같이, 결과물 전면에 제 2절연막(112)으로서 실리콘산화막(SiO2)을 증착한다. 이때 제 2절연막(112)은 제 1절연막(108)과 식각 선택성이 있는 절연물질로 형성한다.As shown in FIG. 2C, a silicon oxide film (SiO 2) is deposited on the entire surface of the resultant as the second insulating film 112. In this case, the second insulating layer 112 is formed of an insulating material having an etch selectivity with the first insulating layer 108.
계속해서 도 2d에 도시된 바와 같이, 제 1절연막 패턴(108a) 사이의 홈에만 제 2절연막(112)이 남도록 상기 결과물에서 제 1절연막 패턴(108a) 상부면이 드러날 때까지 제 2절연막(112)을 평탄화한다. 이러한 평탄화 공정에 의해 제 1절연막 패턴(108a) 상부의 제 2절연막은 모두 제거되고 제 1절연막 패턴(108a) 사이의 홈에만 평탄화된 제 2절연막(112a)이 남게 된다. 이때 평탄화된 제 2절연막(112a)형태는 오픈된 부분이 위를 향하는 'T' 구조를 갖는다. 상기 평탄화 공정은 화학적기계적연마 공정(chemical mechanical polishing process) 또는 전면 식각(blanket etch) 공정으로 진행한다.Subsequently, as shown in FIG. 2D, the second insulating layer 112 is exposed until the upper surface of the first insulating layer pattern 108a is exposed in the resultant so that the second insulating layer 112 remains only in the grooves between the first insulating layer pattern 108a. ) Is flattened. The planarization process removes all of the second insulating film over the first insulating film pattern 108a and leaves the planarized second insulating film 112a only in the grooves between the first insulating film patterns 108a. In this case, the planarized second insulating layer 112a may have a 'T' structure in which an open portion thereof faces upward. The planarization process is performed by a chemical mechanical polishing process or a blanket etch process.
그 다음 도 2e에 도시된 바와 같이, 상기 제 2절연막(112a) 사이의 홈을 매립하도록 포토레지스트를 도포하고 노광 및 현상 공정을 거쳐 이웃한 제 1절연막 패턴(108a)에 오버랩(overlap)되는 'T' 구조의 포토레지스트 패턴(114)을 형성한다.Then, as shown in FIG. 2E, a photoresist is applied to fill the grooves between the second insulating layers 112a, and overlapped with the neighboring first insulating layer patterns 108a through an exposure and development process. A photoresist pattern 114 having a T 'structure is formed.
이어서 도 2f에 도시된 바와 같이, 포토레지스트 패턴(114)에 의해 드러난 제 1절연막 패턴(108a)을 건식 식각으로 패터닝한 후에, 포토레지스트 패턴(114)을 제거한다. 그러면 도전체막(106) 상부에는 포토레지스트 패턴에 따라 다시 패터닝된 제 1절연막 패턴(108b)과 제 2절연막(112a) 패턴이 남게 된다.Subsequently, as shown in FIG. 2F, after the first insulating film pattern 108a exposed by the photoresist pattern 114 is patterned by dry etching, the photoresist pattern 114 is removed. Then, the first insulating film pattern 108b and the second insulating film 112a pattern, which are again patterned according to the photoresist pattern, remain on the conductor film 106.
계속해서 도 2g에 도시된 바와 같이, 제 2절연막(112a)을 선택적으로 제거한다. 결국 도전체막(106) 상부에는 미세 선폭을 갖으며 이후 게이트 전극의 식각 마스크 패턴으로 사용되는 제 1절연막 패턴(108b)이 남게 된다.Subsequently, as shown in FIG. 2G, the second insulating film 112a is selectively removed. As a result, the first insulating layer pattern 108b having a fine line width and then used as an etching mask pattern of the gate electrode remains on the conductive layer 106.
그리고나서 도 2h에 도시된 바와 같이, 제 1절연막 패턴(108b)을 마스크로 삼아 건식 식각 공정을 진행하여 도전체막(106)을 패터닝함으로써 본 발명에 따른 미세 선폭을 갖는 게이트 전극(106a)을 형성한다. 이때 게이트 전극(106a)을 위한 패터닝 공정시 게이트 절연막(104)까지 식각할 수도 있다.Then, as illustrated in FIG. 2H, the gate electrode 106a having the fine line width according to the present invention is formed by patterning the conductor film 106 by performing a dry etching process using the first insulating film pattern 108b as a mask. do. In this case, the gate insulating layer 104 may be etched during the patterning process for the gate electrode 106a.
이후 도면에 도시하지 않았지만, 제 1절연막 패턴(108b)을 제거한다.Although not shown in the drawings, the first insulating film pattern 108b is removed.
한편, 본 실시예는 반도체 소자의 게이트 전극(워드 라인) 제조 공정에 대해서만 설명하였지만, 비트 라인 등의 다른 미세 선폭을 갖는 반도체 소자(배선)의 제조 공정에서도 동일하게 적용할 수 있다.On the other hand, the present embodiment has been described only for the manufacturing process of the gate electrode (word line) of the semiconductor element, but the same can be applied to the manufacturing process of the semiconductor element (wiring) having another fine line width such as bit line.
이상 설명한 바와 같이, 본 발명은 미세 선폭을 갖는 고집적 반도체 소자 패터닝 공정시 포토레지스트 패턴으로 식각하지 않고 미세 선폭을 갖는 식각 마스크 패턴(제 1절연막)을 이용함으로써 미세 선폭의 패터닝 공정시 요구되는 포토레지스트 패턴의 두께를 낮추며 새로운 노광원 및 노광 장치 등의 조건이 없어도 미세 선폭을 갖는 반도체 소자를 원하는 측벽 프로파일로 정확하게 패터닝할 수 있다.As described above, the present invention does not etch into a photoresist pattern in a highly integrated semiconductor device patterning process having a fine line width, but uses an etching mask pattern (first insulating layer) having a fine line width, thereby requiring a photoresist required in a fine line patterning process. It is possible to accurately pattern a semiconductor device having a fine line width to a desired sidewall profile without reducing the thickness of the pattern and without a condition such as a new exposure source and an exposure apparatus.
따라서 본 발명은 식각 대상물인 도전체막의 식각 마진을 확보하여 미세 선폭을 갖는 반도체 소자를 패터닝할 수 있어 포토리소그래피 공정의 한계를 극복할 수 있으며 이로인해 고집적 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다.Accordingly, the present invention can secure the etching margin of the conductive film, which is an etching target, to pattern a semiconductor device having a fine line width, thereby overcoming the limitation of the photolithography process, thereby improving the yield and reliability of the highly integrated semiconductor device. .
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0086735A KR100466026B1 (en) | 2002-12-30 | 2002-12-30 | Method for manufacturing conducting layer pattern on the semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0086735A KR100466026B1 (en) | 2002-12-30 | 2002-12-30 | Method for manufacturing conducting layer pattern on the semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040060196A KR20040060196A (en) | 2004-07-06 |
| KR100466026B1 true KR100466026B1 (en) | 2005-01-13 |
Family
ID=37352125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0086735A KR100466026B1 (en) | 2002-12-30 | 2002-12-30 | Method for manufacturing conducting layer pattern on the semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100466026B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101062829B1 (en) | 2010-07-07 | 2011-09-07 | 주식회사 하이닉스반도체 | Method for manufacturing buried gate in semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100741909B1 (en) * | 2005-12-30 | 2007-07-24 | 동부일렉트로닉스 주식회사 | Method for Forming Gate of Semiconductor Device by Polymer |
-
2002
- 2002-12-30 KR KR10-2002-0086735A patent/KR100466026B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101062829B1 (en) | 2010-07-07 | 2011-09-07 | 주식회사 하이닉스반도체 | Method for manufacturing buried gate in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040060196A (en) | 2004-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100476924B1 (en) | Method Of Forming Fine Pattern Of Semiconductor Device | |
| CN113539799A (en) | Patterning method for semiconductor device and structure produced thereby | |
| US9711611B2 (en) | Modified self-aligned contact process and semiconductor device | |
| US5902133A (en) | Method of forming a narrow polysilicon gate with i-line lithography | |
| KR100466026B1 (en) | Method for manufacturing conducting layer pattern on the semiconductor device | |
| US6537866B1 (en) | Method of forming narrow insulating spacers for use in reducing minimum component size | |
| KR100587036B1 (en) | Contact formation method of semiconductor device | |
| KR100379337B1 (en) | Manufacturing method for dram | |
| KR100715600B1 (en) | Method of fabricating the fine pattern | |
| KR100620195B1 (en) | Method for forming gate pole | |
| KR20040060195A (en) | Method for manufacturing conducting layer pattern of sub-micro critical dimension on the semiconductor device | |
| KR100386625B1 (en) | method for manufacturing of semiconductor device | |
| KR100237758B1 (en) | Manufacture of semiconductor device | |
| KR100314810B1 (en) | A method for fabricating semiconductor device using to damascene gate | |
| KR100944344B1 (en) | Manufacturing method for semiconductor device | |
| KR100516771B1 (en) | Method of forming gate electrode in semiconductor device | |
| KR100485159B1 (en) | Formation method of contact hole in semiconductor device | |
| TWI240329B (en) | Method of forming adjacent holes on a semiconductor substrate | |
| KR100258202B1 (en) | Method for manufacturing semiconductor device | |
| KR100398576B1 (en) | A method for improving alignment accuracy | |
| KR100313517B1 (en) | Manufacturing method for plug in semiconductor memory | |
| KR0166029B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR100905181B1 (en) | Method for manufacturing semiconductor device | |
| KR20030001857A (en) | Method for manufacturing capacitor in semiconductor device | |
| KR20010061286A (en) | A method for forming contact pad of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111220 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |