KR100376873B1 - Conductive line and interconnection thereof in semiconductor devices and fabricating method thereof - Google Patents
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Abstract
본 발명은 반도체장치의 배선 및 배선연결부와 그 제조방법에 관한 것으로서, 특히, 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부배선이 형성될 트렌치를 형성한 다음 탄탈륨막과 고온고압에서 형성된 질화탄탈륨막의 적층구조로 이루어진 이중배리어층을 비어홀 및 트렌치의 내부표면에 형성한 후 구리 등의 도전층으로 비어홀과 트렌치를 매립하여 측면 피복도가 우수하고 배리어 특성이 향상된 반도체장치의 다마신 구조 배선 및 배선연결부와 그 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법은 반도체 기판상에 배선절연층을 형성하는 단계와, 상기 절연층의 하부가 일부 제거되어 상기 기판의 소정부위를 노출시키는 홀과 상기 홀에서 연장되어 상기 절연층의 상부가 일부 제거되어 소정의 배선패턴을 갖는 트렌치를 형성하는 단계와, 노출된 상기 기판과 접촉하며 상기 홀 및 트렌치의 내부 표면에 형성된 제 1 배리어층을 형성하는 단계와, 상기 제 1 배리어층의 상부를 질화시켜 제 2 배리어층을 형성하는 단계와, 상기 제 2 배리어층과 접촉하며 상기 홀과 트렌치를 완전히 매립하는 도전층을 형성하는 단계을 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to wiring and wiring connection portions of semiconductor devices and a method of manufacturing the same. In particular, a via hole, which is a connection portion of an upper wiring to be connected to a lower conductive layer, and a trench to form an upper wiring are formed, and then a nitride formed at a tantalum film and high temperature and high pressure. A double barrier layer composed of a tantalum film laminated structure is formed on the inner surface of the via hole and the trench, and the via hole and the trench are buried in a conductive layer such as copper, so that the side coverage and the barrier property of the semiconductor device are improved. It relates to a connecting portion and a method of manufacturing the same. A method of manufacturing a wiring and wiring connection part of a semiconductor device according to the present invention includes forming a wiring insulating layer on a semiconductor substrate, and partially extending the hole and the hole exposing a predetermined portion of the substrate by removing a lower portion of the insulating layer. Forming a trench having a predetermined wiring pattern by partially removing an upper portion of the insulating layer, forming a first barrier layer in contact with the exposed substrate and formed on an inner surface of the hole and the trench; Nitriding an upper portion of the first barrier layer to form a second barrier layer; and forming a conductive layer in contact with the second barrier layer and completely filling the holes and trenches.
Description
본 발명은 반도체장치의 배선 및 배선연결부와 그 제조방법에 관한 것으로서, 특히, 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부배선이 형성될 트렌치를 형성한 다음 탄탈륨막과 고온고압에서 형성된 질화탄탈륨막의 적층구조로 이루어진 이중배리어층을 비어홀 및 트렌치의 내부표면에 형성한 후 구리 등의 도전층으로 비어홀과 트렌치를 매립하여 측면 피복도가 우수하고 배리어 특성이 향상된 반도체장치의 다마신 구조 배선 및 배선연결부와 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to wiring and wiring connection portions of semiconductor devices and a method of manufacturing the same. In particular, a via hole, which is a connection portion of an upper wiring to be connected to a lower conductive layer, and a trench to form an upper wiring are formed, and then a nitride formed at a tantalum film and high temperature and high pressure. A double barrier layer composed of a tantalum film laminated structure is formed on the inner surface of the via hole and the trench, and the via hole and the trench are buried in a conductive layer such as copper, so that the side coverage and the barrier property of the semiconductor device are improved. It relates to a connecting portion and a method of manufacturing the same.
구리 금속배선을 적용하는 반도체장치의 소자간 전기적 연결을 위한 배선연결부 및 배선과 그 형성기술은 층간절연층의 콘택홀 또는 비아홀(via hole) 내에 플러그를 형성한 다음 플러그 상에 배선을 패터닝하여 형성하므로 주변부위와 단차가 심화되고, 낮은 단차피복도(step coverage)를 가지며, 배선간의 단락이 유발되고, 따라서 제품의 수율이 좋지 않다.Wiring connections and wirings for the electrical connection between devices in semiconductor devices applying copper metal wiring, and the formation technology thereof are formed by forming a plug in a contact hole or a via hole of an interlayer insulating layer and then patterning the wiring on the plug. Therefore, the periphery and the step are deepened, have low step coverage, short circuit between the wires, and the yield of the product is not good.
이를 개선하기 위하여, 콘택 또는 비어플러그와 배선을 동시에 패터닝하여 형성하는 방법으로 듀알 다마신(dual damascene)구조가 제안되었으나, 이러한 구조 및 그 제조방법은 주변과의 단차(step difference)를 완화하는데는 우수하지만 배리어층의 단차피복도의 개선과 배선연결부에서의 저항감소가 더 필요하다.In order to improve this, a dual damascene structure has been proposed as a method of forming a contact or via plug and a wiring at the same time. However, such a structure and a method of manufacturing the same have a tendency to alleviate a step difference from the surroundings. Although excellent, the barrier layer needs to be improved and the resistance at the wiring connection is further reduced.
최근까지의 배리어층에 대한 연구결과를 보면, 배리어층 형성물질로 Ta, TaN, TiN, WN, WSiN, TiSiN 등이 있다. 이중 대표적인 Ta박막을 형성하기 위하여 스퍼터링의 일종인 IMP(ionized metal plasma)방법이 사용된다. 그러나, IMP방법은 배선연결부의 바닥면에서의 스텝카버리지(step coverage)는 우수하지만 비어홀의 측면 카버리지가 열악하여 구리원자들의 절연층 측면으로의 확산방지 효과가 불리하다.As a result of the recent research on the barrier layer, the barrier layer forming materials include Ta, TaN, TiN, WN, WSiN, TiSiN, and the like. In order to form a representative Ta thin film, an ionized metal plasma (IMP) method, which is a kind of sputtering, is used. However, the IMP method has a good step coverage at the bottom of the wiring connection portion, but the side coverage of the via hole is poor, so that the diffusion prevention effect of copper atoms to the insulating layer side is disadvantageous.
한편, TaN 박막으로 배리어층을 IMP방법으로 형성할 경우, Ta 증착과 동시에 반응성질소 플라즈마에 의하여 질화반응(nitridation)이 일어나야 하므로 비어홀 또는 콘택홀 내부의 TaN 형성을 위한 스토이키오메트리(stoichiometry)가 불충분해져서 홀의 바닥 및 측면에서의 카버리지가 불량하다.On the other hand, when the barrier layer is formed of the TaN thin film by the IMP method, since nitriding should be performed by the reactive nitrogen plasma at the same time as Ta deposition, stoichiometry for forming TaN in the via hole or the contact hole is required. Insufficiency results in poor coverage at the bottom and sides of the hole.
따라서, 현재까지 스텝카바리지가 우수한 화학기상증착(CVD)으로 배리어층을 형성하는 연구가 진행중이고, CVD에 의한 Ta 및 TaN 적층방법 결과는전구체(precursor)의 개발에 좌우되지만, 그 성과는 미미하다.Therefore, research is underway to form a barrier layer by chemical vapor deposition (CVD) with excellent step coverage, and the results of Ta and TaN deposition by CVD depend on the development of precursors, but the results are insignificant. Do.
그리고, 전구체 개발이 상대적으로 안정화되어 제품양산에 적용되는 CVD TiN는 구리에 대한 배리어층으로 적용할 경우 500℃ 이상에서 구리에 대하여 확산방지를 위한 충분한 배리어 역할을 하지 못하는 것으로 알려져 있다.In addition, it is known that CVD TiN, which is applied to mass production due to relatively stable precursor development, does not serve as a sufficient barrier for diffusion prevention against copper when applied as a barrier layer for copper.
W-Si-N, Ti-Si-N등의 3상 화합물에 관한 연구는 현재 스퍼터링으로 형성하는 것이 진행중이지만, 이 방법 역시 콘택홀 내지는 비어홀 기저부에서의 스텝카바리지가 불량하여 배리어층으로 적용이 불확실하다.Research on three-phase compounds such as W-Si-N, Ti-Si-N, etc. is currently being carried out by sputtering, but this method is also poorly applied to the barrier layer because of poor step coverage at the contact hole or the bottom of the via hole. Uncertain
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 배선 및 그 연결부 형성방법을 도시하는 공정단면도이다.1A to 1D are process cross-sectional views showing a wiring of a semiconductor device and a method of forming a connection portion thereof according to the prior art.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 위에 절연층(11)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다. 상기에서, 기판(10)은 불순물 확산영역(도시되지 않음)이 형성된 반도체기판이거나, 또는, 하부의 배선일 수도 있다.Referring to FIG. 1A, an insulating layer 11 is deposited on a semiconductor substrate 10 made of silicon by chemical vapor deposition (hereinafter, referred to as CVD). In the above description, the substrate 10 may be a semiconductor substrate having an impurity diffusion region (not shown) or a lower wiring.
그리고, 제 1 배선을 형성하기 위하여 절연층(11) 위에 금속을 스퍼터링 등의 방법으로 형성하여 하부 금속층을 형성한 다음, 하부 금속층 위에 포토레지스트를 도포한 후 제 1 배선용 마스크를 이용한 노광 및 현상으로 식각마스크(도시안함)를 형성한 다음, 식각마스크를 이용하여 하부 금속층을 패터닝하여 제 1 배선(12)을 형성한다.In order to form the first wiring, a metal is formed on the insulating layer 11 by sputtering or the like to form a lower metal layer, and then a photoresist is applied on the lower metal layer, followed by exposure and development using a first wiring mask. After forming an etching mask (not shown), the first metal layer 12 is formed by patterning the lower metal layer using the etching mask.
그 다음, 제 1 배선(12)을 포함하는 절연층(11) 위에 산화막 등으로 금속배선 층간절연층(inter-metal dielectric,13)을 증착한다. 이때, 층간절연층(13)은TEOS(tetra ethyl ortho silicate) 및 SOG(spin on glass)를 조합하여 형성할 수 있으며, 그 주성분은 SiO2이다.Next, an inter-metal dielectric 13 is deposited on the insulating layer 11 including the first wiring 12 with an oxide film or the like. In this case, the interlayer insulating layer 13 may be formed by combining tetra ethyl ortho silicate (TEOS) and spin on glass (SOG), and a main component thereof is SiO 2 .
그리고, 층간절연층(13)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 제 1 배선층(12)을 노출시키는 접촉홀 내지는 비아홀 및 상부배선인 제 2 배선의 패턴이 음각된 트렌치를 형성한다. 즉, 후속공정에서 비아홀에는 상부배선과 하부배선인 제 1 배선(12)을 연결하는 플러그가 형성되고, 트렌치에는 상부배선이 형성된다.A predetermined portion of the interlayer insulating layer 13 is patterned by a photolithography method to form a trench in which a contact hole or via hole exposing the first wiring layer 12 and a pattern of the second wiring, which is the upper wiring, are engraved. That is, in a subsequent process, a plug for connecting the first wiring 12, which is the upper wiring and the lower wiring, is formed in the via hole, and the upper wiring is formed in the trench.
이때, 접촉홀 내지는 비어홀과 트렌치는 동시에 패터닝되는데 그 방법은 다음과 같다.At this time, the contact hole or the via hole and the trench are simultaneously patterned. The method is as follows.
먼저, 비아홀 형성부위를 정의하는 제 1 홀을 소정의 깊이로 층간절연층을 제거하여 형성한다. 이때, 제 1 홀에 의하여 제 1 배선(12)의 표면이 노출되지 않도록 한다.First, a first hole defining a via hole forming portion is formed by removing an interlayer insulating layer to a predetermined depth. At this time, the surface of the first wiring 12 is not exposed by the first hole.
그리고, 트렌치 패턴이 정의된 식각마스크를 제 1 홀을 포함하는 부위 상부의 층간절연층(13) 위에 형성한 다음, 식각마스크를 이용하여 층간절연층(13)을 건식식각으로 제거하여 트렌치를 형성한다. 따라서, 트렌치 형성용 식각시 제 1 홀 하부의 층간절연층이 동시에 식각되어 상부가 확장된 비아홀이 형성된다.An etch mask having a trench pattern defined is formed on the interlayer insulating layer 13 above the portion including the first hole, and then the interlayer insulating layer 13 is removed by dry etching using an etch mask to form a trench. do. Therefore, during the trench forming etching, the interlayer insulating layer under the first hole is simultaneously etched to form a via hole having an extended upper portion.
도 1b를 참조하면, 잔류한 층간절연층(13) 상에 트렌치 및 비아홀을 통해 제 1 배선(12)과 접촉되도록 배리어층(14)을 PVD(physical vapor deposition)법으로 형성한다. 이때, 배리어층(14)은 Ti 또는 TiN 등을 화학기상증착하여 형성하거나, IMP법으로 TaN을 증착하여 형성한다. 그러나, 상기한 바와 같이 TiN의 이러한 배리어층으로의 역할이 불안정하며, TaN의 경우 홀의 바닥면 및 측면에서 스텝카버리지가열악하다.Referring to FIG. 1B, the barrier layer 14 is formed on the remaining interlayer insulating layer 13 by the physical vapor deposition (PVD) method so as to contact the first wiring 12 through the trench and the via hole. At this time, the barrier layer 14 is formed by chemical vapor deposition of Ti, TiN, or the like, or by depositing TaN by IMP method. However, as described above, the role of TiN as this barrier layer is unstable, and in the case of TaN, step coverage is poor at the bottom and side of the hole.
도 1c를 참조하면, 배리어층(14) 상에 상부배선인 제 2 배선을 형성하기 위하여 금속 등의 상부 도전층(15)을 CVD 또는 스퍼터링 등의 방법으로 증착하여 형성한다. 이때, 상부 도전층은 Al, Cu 등을 사용하여 형성할 수 있다. 구리를 사용할 경우, 배리어층(14) 표면에 구리 벌크층(Cu bulk layer)을 형성하기 위한 구리 씨드층(Cu seed layer, 도시안함)을 역시 PVD법으로 증착하여 형성한 다음, 구리 씨드층을 이용하는 전기도금법(elecroplating)으로 콘택홀과 트렌치를 충분히 매립하는 두께로 구리 벌크층(15)을 상에 형성한다. 따라서, 배선간의 연결부와 상부배선 형성층이 동시에 형성되었다.Referring to FIG. 1C, an upper conductive layer 15, such as metal, is deposited by a method such as CVD or sputtering to form a second wiring, which is an upper wiring, on the barrier layer 14. In this case, the upper conductive layer may be formed using Al, Cu, or the like. When copper is used, a copper seed layer (not shown) for forming a copper bulk layer (Cu bulk layer) on the surface of the barrier layer 14 is also formed by PVD deposition, and then a copper seed layer is formed. The copper bulk layer 15 is formed on the thickness by which the contact hole and trench are fully filled by the electroplating method used. Therefore, the connection part between wirings and the upper wiring formation layer were formed simultaneously.
도 1d를 참조하면, 형성된 구리 벌크층에 평탄화공정을 실시하여 잔류한 층간절연층(13) 표면을 노출시켜 별도의 패터닝공정 없이 제 1 배선(12)과 전기적으로 연결된 상부배선인 제 2 배선(150)을 형성한다. 이때, 평탄화공정은 화학기계적 연마법으로 한다.Referring to FIG. 1D, a planarization process is performed on the formed copper bulk layer to expose a surface of the remaining interlayer insulating layer 13 to form a second wiring, which is an upper wiring electrically connected to the first wiring 12 without a separate patterning process. 150). At this time, the planarization step is a chemical mechanical polishing method.
그러나, 종래 기술에 따른 반도체장치의 배선연결부 및 배선 형성방법은 구리금속배선공정에서 배리어층 형성시 단차피복도가 열악하거나 배리어층으로의 역할이 불안정한 문제점이 있다.However, the wiring connecting portion and the wiring forming method of the semiconductor device according to the prior art have a problem that the step coverage is poor or the role of the barrier layer is unstable when forming the barrier layer in the copper metal wiring process.
따라서, 본 발명의 목적은 하부 도전층과 연결될 상부 배선의 연결부인 비어홀과 상부배선이 형성될 트렌치를 형성한 다음 탄탈륨막과 고온고압에서 형성된 질화탄탈륨막의 적층구조로 이루어진 이중배리어층을 비어홀 및 트렌치의 내부표면에 형성한 후 구리 등의 도전층으로 비어홀과 트렌치를 매립하여 측면 피복도가 우수하고 배리어 특성이 향상된 반도체장치의 다마신 구조 배선 및 배선연결부와 그 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to form a via hole and a trench in which an upper wiring is to be connected to a lower conductive layer and a trench in which an upper wiring is to be formed, and then a via barrier and a trench in a double barrier layer formed of a laminated structure of a tantalum film and a tantalum nitride film formed at high temperature and high pressure. The present invention provides a damascene structure wiring and wiring connection part of a semiconductor device having excellent side coverage and improved barrier characteristics by forming a via hole and a trench with a conductive layer such as copper after forming on an inner surface of the semiconductor device.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 배선 및 배선연결부는 반도체 기판 상에 형성된 하부 배선과, 상기 구조의 기판 위에 형성되며, 기판의 소정부위를 노출시키는 홀 및 홀에서 연장되어 상기 홀 상부를 개방시키는 트렌치를 가진 절연막과, 기판의 노출된 부분과 접촉되며, 홀 및 트렌치의 내부 표면에 차례로 형성된 탄탈륨/질화탄탈륨의 적층 구조로 이루어진 이중 배리어층과, 이중 배리어층과 접촉되며, 홀과 트렌치를 매립시키는 상부 배선으로 이루어진 것을 특징으로 한다.상기 상부 배선은 구리막을 이용한다.본 발명에 따른 반도체장치의 배선 및 배선연결부 제조 방법은 반도체 기판 상에 하부 배선을 형성하는 단계와, 상기 구조의 기판 위에 상기 기판의 소정부위를 노출시키는 홀 및 홀에서 연장되어 상부를 개방시키는 트렌치를 가진 절연막을 형성하는 단계와, 기판의 노출된 부분과 접촉되며, 홀 및 트렌치의 내부 표면에 탄탈륨 성분의 제 1배리어막을 형성하는 단계와, 제 1배리어막의 상부 일부를 질화시켜 질화탄탈늄 성분의 제 2배리어막을 형성하는 단계와, 제 2배리어층과 접촉되며, 홀과 트렌치를 매립시키는 상부 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.상기 제 1 배리어층과 상기 제 2 배리어층을 형성하는 단계는, 이온화 금속플라즈마 스퍼터링 방법으로 탄탈륨막을 증착하여 제 1 배리어층을 형성하는 단계와, 제 1배리어층의 상부 일부에 고온고압의 질소 처리를 실시하여 질화탄탈늄막으로 변화시켜 제 2배리어층을 형성하는 단계로 이루어진다.상기 고온고압 공정은 450-550℃의 온도 범위 및 15-25mTorr의 압력 범위를 가진다.상기 상부 배선은 구리막을 이용한다.상기 질화 공정은 상기 제 1 배리어층이 형성된 동일 챔버에서 실시한다.The wiring and the wiring connecting portion of the semiconductor device according to the present invention for achieving the above object is formed on the lower wiring formed on the semiconductor substrate, a substrate formed on the substrate of the structure, extending from the hole and the hole exposing a predetermined portion of the substrate and the hole A double barrier layer consisting of an insulating film having a trench for opening an upper portion, an exposed portion of the substrate, and a tantalum / tantalum nitride laminated structure sequentially formed in the hole and the inner surface of the trench, and in contact with the double barrier layer; And an upper wiring to fill the trench. The upper wiring uses a copper film. The method of manufacturing a wiring and a wiring connection part of a semiconductor device according to the present invention includes the steps of forming a lower wiring on a semiconductor substrate; A hole exposing a predetermined portion of the substrate on the substrate and extending from the hole to open the upper portion of the substrate. Forming an insulating film having a trench, contacting an exposed portion of the substrate, forming a first barrier film of tantalum component on the inner surface of the hole and the trench, and nitriding the upper portion of the first barrier film to tantalum nitride Forming a second barrier film of the component and forming an upper wiring in contact with the second barrier layer and filling the holes and trenches. Forming the layer may include forming a first barrier layer by depositing a tantalum film by an ionized metal plasma sputtering method, and subjecting the upper part of the first barrier layer to a high-temperature, high-pressure nitrogen treatment to change into a tantalum nitride film. Forming a barrier layer. The high temperature and high pressure process has a temperature range of 450-550 ° C. and a pressure range of 15-25 mTorr. Wire is used in the copper film. The nitridation process is carried out in the same chamber formed in the first barrier layer.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도1A to 1D are cross-sectional views illustrating a method of manufacturing wirings and wiring connectors of a semiconductor device according to the related art.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도2A through 2D are cross-sectional views illustrating a method of manufacturing wirings and wiring connectors of a semiconductor device according to the present invention.
도 3은 본 발명에 따른 반도체장치의 배선 및 배선연결부의 단면도Figure 3 is a cross-sectional view of the wiring and wiring connection of the semiconductor device according to the present invention
본 발명은 다마신구조를 갖는 배선 및 배선연결부를 비어홀 내지는 콘택홀과 배선패턴용 트렌치를 형성한 후 탄탈륨을 홀 내부와 트렌치 내부 표면에 형성한 후 동일 챔버에서 고온, 고압조건으로 질소에 의한 질화물을 탄탈륨 표면에 형성하여 구리에 대한 배리어 특성이 우수한 질화탄탈륨막을 형성한다.According to the present invention, a nitride and a wiring connection part having a damascene structure are formed in a via hole, a contact hole, and a wiring pattern trench, and then tantalum is formed in the hole and the inner surface of the trench. Is formed on the tantalum surface to form a tantalum nitride film having excellent barrier properties against copper.
즉, 본 발명은 듀알 다마신(dual damascene) 공정중 비어홀 식각 후 고압고온 질화(nitridation)공정을 적용하여 특히 홀 측면부의 탄탈륨을 질화시켜 구리에 대한 배리어 특성이 우수한 질화탄탈륨막을 형성한다.That is, the present invention applies a high-pressure, high-temperature nitriding process after via hole etching in a dual damascene process to form a tantalum nitride film having excellent barrier properties against copper by nitriding tantalum, particularly in the hole side portion.
따라서, 본 발명은 TaN을 배리어막으로 사용시 스퍼터링으로 질화탄탈륨막을 형성하는 경우 측면 카버리지가 불량한 단점을 보완하며 배리어 특성이 우수한 탄탈륨과 질화탄탈륨으로 적층된 구조의 이중 박막을 동일 챔버에서 형성할 수 있다.Therefore, the present invention compensates for the disadvantage that the side coverage is poor when forming a tantalum nitride film by sputtering when using TaN as a barrier film, and can form a double thin film of a structure laminated with tantalum and tantalum nitride having excellent barrier properties in the same chamber. have.
본 발명은 구리금속배선 형성공정이 진행될 비어홀이나 금속배선 형성용 트렌치를 절연층내에 형성한 다음 홀과 트렌치 내부 표면에 탄탈륨을 IMP(ionized metal plasma)방식으로 증착한 다음 탄탈륨 상에 질소 가스를 고압으로 챔버내에 유입시킨 후 고온을 유지하여 탄탈륨의 상부 부위를 질화시켜 Ta층상에 TaN층을 형성하는구성을 갖는다.According to the present invention, a via hole or a metal wiring forming trench to be formed in a copper metal wiring is formed in an insulating layer, and then tantalum is deposited on the inner surface of the hole and the trench by IMP (ionized metal plasma), and nitrogen gas is then applied on the tantalum. In order to form a TaN layer on the Ta layer by nitriding the upper portion of tantalum by maintaining the high temperature after flowing into the chamber.
따라서, 본 발명은 구리금속배선공정에 사용될 확산방지용 배리어층을 종래의 스퍼터링 장비의 탄탈륨형성용 챔버에서 질화공정을 진행하므로 추가공정 및 장비의 개발없이 공정비용증가없이 형성할 수 있고, 홀 또는 트렌치 내부 측면에 얇은 박막의 질화탄탈륨으로 이루어진 확산배리어층을 형성하므로 디자인 룰이 허용하는 범위내에서 최대한의 금속배선 선폭을 확보하여 금속배선 자체의 저항을 감소시키며, 질화막 계통의 배리어층을 측벽의 두께 증가없이 증착하여 일반적으로 구리층에 비해 저항이 좁은 배리어층의 두께를 감소시키므로 역시 금속배선 전체저항을 감소시킨다. 즉, 질화탄탈륨막 형성용 열처리로 불안정한 IMD(inter metal dielectric 물질의 열적 안정성 및 내강도를 증가시키고, 이중 배리어층을 형성하므로 금속배선 전체저항을 감소시켜 RC시간지연(time delay)을 감소시킨다.Therefore, the present invention can be formed without increasing the process cost without additional process and equipment development because the process of nitriding the diffusion barrier layer to be used in the copper metal wiring process in the tantalum forming chamber of the conventional sputtering equipment, holes or trenches The diffusion barrier layer made of thin thin film tantalum nitride is formed on the inner side to secure the maximum metal wiring line width within the range allowed by the design rule, thereby reducing the resistance of the metal wiring itself. Deposition without increasing generally reduces the thickness of the barrier layer, which has a narrower resistance than the copper layer, which also reduces the overall resistance of the metallization. That is, the thermal stability and strength of the unstable intermetal dielectric material are increased by the heat treatment for forming the tantalum nitride film, and the double barrier layer is formed to reduce the overall resistance of the metal wiring to reduce the RC time delay.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 배선 및 배선연결부 제조방법을 도시하는 공정단면도이다.2A to 2D are cross-sectional views illustrating a method of manufacturing wirings and wiring connectors of a semiconductor device according to the present invention.
도 2a를 참조하면, 실리콘 등의 반도체로 이루어진 반도체기판(20) 위에 절연층(21)을 화학기상증착법(chemical vapor deposition, 이하 CVD라 칭함)으로 증착한다.Referring to FIG. 2A, an insulating layer 21 is deposited on a semiconductor substrate 20 made of a semiconductor such as silicon by chemical vapor deposition (hereinafter, referred to as CVD).
그리고, 제 1 배선을 형성하기 위하여 절연층(21) 위에 금속을 스퍼터링 등의 방법으로 형성하여 하부 금속층을 형성한 다음, 하부 금속층 위에 포토레지스트를 도포한 후 제 1 배선용 마스크를 이용한 노광 및 현상으로 식각마스크(도시안함)를 형성한 다음, 식각마스크를 이용하여 하부 금속층을 패터닝하여 제 1 배선(22)을 형성한다. 상기에서, 제 1 배선(22), 절연층(21)과 기판(20)은 소스/드레인 등의 불순물 확산영역 등이 형성된 기판으로 샐각할 수 있다. 즉, 후속공정에서 비어홀이 형성되는 경우에는 상기한 바와 같고, 콘택홀이 형성되는 경우에는 불순물 확산영역이 형성된 기판이 되어 콘택에 연결되는 배선을 형성하는 실시예가 된다.In order to form the first wiring, a metal is formed on the insulating layer 21 by sputtering or the like to form a lower metal layer, and then a photoresist is applied on the lower metal layer, followed by exposure and development using a first wiring mask. After forming an etching mask (not shown), the first metal layer 22 is formed by patterning the lower metal layer using the etching mask. In the above description, the first wiring 22, the insulating layer 21, and the substrate 20 may be cut into a substrate on which an impurity diffusion region such as a source / drain is formed. That is, when the via hole is formed in a subsequent process, the above-described method is described above. In the case where the contact hole is formed, the substrate is formed with the impurity diffusion region, thereby forming the wiring connected to the contact.
그 다음, 제 1 배선(22)을 포함하는 절연층(21) 위에 산화막 등으로 금속배선 층간절연층(inter-metal dielectric,23)을 증착한다. 이때, 층간절연층(23)은 TEOS(tetra ethyl ortho silicate) 및 SOG(spin on glass)를 조합하여 형성할 수 있으며, 그 주성분은 SiO2이다.Next, an inter-metal dielectric 23 is deposited on the insulating layer 21 including the first wiring 22 with an oxide film or the like. In this case, the interlayer insulating layer 23 may be formed by combining tetra ethyl ortho silicate (TEOS) and spin on glass (SOG), and a main component thereof is SiO 2 .
그리고, 층간절연층(23)의 소정 부분을 포토리쏘그래피 방법으로 패터닝하여 제 1 배선층(22)의 일부 표면을 노출시키는 접촉홀(H) 내지는 비아홀(H) 및 상부배선인 제 2 배선의 패턴이 음각된 트렌치(T)를 형성한다. 즉, 후속공정에서 비아홀(H)에는 상부배선과 하부배선인 제 1 배선(22)을 전기적으로 연결하는 플러그가 형성되고, 트렌치(T)에는 상부배선이 형성된다.Then, a predetermined portion of the interlayer insulating layer 23 is patterned by a photolithography method to expose a part of the surface of the first wiring layer 22, a contact hole H or a via hole H, and a pattern of the second wiring, which is the upper wiring. This engraved trench T is formed. That is, in a subsequent process, a plug for electrically connecting the first wiring 22, which is the upper wiring and the lower wiring, is formed in the via hole H, and the upper wiring is formed in the trench T.
이때, 접촉홀 내지는 비어홀(H)과 트렌치(T)는 동시에 패터닝될 수 있는데 그 방법은 다음과 같다.In this case, the contact hole or the via hole H and the trench T may be patterned at the same time.
먼저, 비아홀 형성부위를 정의하는 제 1 홀을 소정의 깊이로 층간절연층을 제거하여 형성한다. 이때, 제 1 홀에 의하여 제 1 배선(22)의 표면이 노출되지 않도록 한다.First, a first hole defining a via hole forming portion is formed by removing an interlayer insulating layer to a predetermined depth. At this time, the surface of the first wiring 22 is not exposed by the first hole.
그리고, 제 2 배선형성용 트렌치 패턴이 정의된 식각마스크를 제 1 홀을 포함하는부위 상부의 층간절연층(23) 위에 형성한 다음, 식각마스크를 이용하여 층간절연층(23)을 건식식각으로 제거하여 트렌치를 형성한다. 따라서, 트렌치 형성용 식각시 제 1 홀 하부의 층간절연층이 동시에 식각되어 상부가 확장된 비아홀이 형성된다.In addition, an etch mask in which the trench pattern for forming the second wiring is defined is formed on the interlayer insulating layer 23 on the upper portion of the portion including the first hole, and then the interlayer insulating layer 23 is dry-etched using the etch mask. Remove to form trench. Therefore, during the trench forming etching, the interlayer insulating layer under the first hole is simultaneously etched to form a via hole having an extended upper portion.
도 2b를 참조하면, 잔류한 층간절연층(23) 상에 트렌치 및 비아홀을 통해 제 1 배선(22)과 접촉되도록 제 1 배리어층(24)을 소정 두께로 형성한다. 이때, 제 1 배리어층(24)은 스퍼터링의 일종인 IMP(ionized metal plasma)방법으로 탄탈륨 형성 반응챔버내에 기판을 넣고 탄탈륨을 증착하여 형성한다.Referring to FIG. 2B, the first barrier layer 24 is formed to have a predetermined thickness on the remaining interlayer insulating layer 23 to be in contact with the first wiring 22 through trenches and via holes. In this case, the first barrier layer 24 is formed by depositing tantalum by placing a substrate in a tantalum formation reaction chamber by an ionized metal plasma (IMP) method, which is a kind of sputtering.
도 2c를 참조하면, 동일 챔버내에서 기판의 제 1 배리어층(24)에 질화공정(nitridation)을 실시하여 제 1 배리어층의 상부 일부를 질화시켜 제 2 배리어층(241)을 형성한다. 따라서, 질화반응에 참여하지 않은 잔류한 제 1 배리어층(240)상에 제 2 배리어층(241)이 형성되어 적층 구조의 이중 배리어층이 형성된다. 이때, 질화된 제 2 배리어층(241)은 질화탄탈륨으로 이루어진다.Referring to FIG. 2C, a nitriding process is performed on the first barrier layer 24 of the substrate in the same chamber to nitride the upper portion of the first barrier layer to form the second barrier layer 241. Accordingly, the second barrier layer 241 is formed on the remaining first barrier layer 240 not participating in the nitriding reaction, thereby forming a double barrier layer having a stacked structure. In this case, the nitrided second barrier layer 241 is made of tantalum nitride.
이러한 질화공정(N)은 질소 가스를 고압으로 챔버내에 유입한 다음 고온을 유지하여 질소 가스에 노출된 탄탈륨을 질화시키는 것으로 이루어진다. 이때, 질화공정조건은 챔버 압력을 15-25 mTorr로 유지하고 기판 온도를 450-550℃로 유지하는 것으로 한다.This nitriding process (N) consists of introducing nitrogen gas into the chamber at high pressure and then maintaining a high temperature to nitrate tantalum exposed to nitrogen gas. At this time, the nitriding process conditions are to maintain the chamber pressure at 15-25 mTorr and the substrate temperature at 450-550 ℃.
따라서, 질화탄탈륨막 형성이 고온고압에서 이루어지므로 열적으로 불안정한 IMD(inter metal dielectric)로 이루어진 층간절연층(23)의 열적안정성 및 내강도가 증가하는 효과가 있다.Therefore, since the formation of the tantalum nitride film is performed at high temperature and high pressure, there is an effect of increasing the thermal stability and strength of the interlayer insulating layer 23 made of an thermally unstable intermetal dielectric (IMD).
도 2d를 참조하면, 제 2 배리어층(241) 상에 상부배선인 제 2 배선을 형성하기 위하여 금속 등의 상부 도전층(25)을 형성한다. 이때, 상부 도전층은 Cu로 형성하며, 제 2 배리어층(241) 표면에 구리 벌크층(Cu bulk layer)을 형성하기 위한 구리 씨드층(Cu seed layer, 도시안함)을 PVD법으로 증착하여 형성한 다음, 구리 씨드층을 이용하는 전기도금법(elecroplating)으로 콘택홀 내지는 비어홀과 트렌치를 충분히 매립하는 두께로 구리 벌크층을 상에 형성한다. 따라서, 배선간의 연결부와 상부배선 형성층이 동시에 형성되었다.Referring to FIG. 2D, an upper conductive layer 25 of metal or the like is formed on the second barrier layer 241 to form the second wiring, which is the upper wiring. In this case, the upper conductive layer is formed of Cu, and a copper seed layer (not shown) for forming a copper bulk layer on the surface of the second barrier layer 241 is deposited by PVD. Then, a copper bulk layer is formed on the copper bulk layer to a thickness that sufficiently fills the contact hole, the via hole and the trench by elecroplating using the copper seed layer. Therefore, the connection part between wirings and the upper wiring formation layer were formed simultaneously.
그리고, 형성된 구리 벌크층에 평탄화공정을 실시하여 잔류한 층간절연층(23) 표면을 노출시켜 별도의 패터닝공정 없이 제 1 배선(22)과 전기적으로 연결된 상부배선인 제 2 배선(250)을 형성한다. 이때, 평탄화공정은 화학기계적 연마법(chemical mechanical polishing)으로 한다.The planarization process is performed on the formed copper bulk layer to expose the remaining interlayer insulating layer 23 surface to form the second interconnection 250, which is an upper interconnection electrically connected to the first interconnection 22, without a separate patterning process. do. At this time, the planarization process is performed by chemical mechanical polishing.
도 3은 본 발명에 따른 반도체장치의 배선 및 배선연결부의 단면도이다.3 is a cross-sectional view of a wiring and a wiring connection unit of a semiconductor device according to the present invention.
도 3을 참조하면, 트랜지스터와 캐패시터 등의 소자가 형성된 실리콘 등으로 이루어진 반도체기판(20)상에 절연층(21)이 형성되어 있고, 절연층(21) 상에는 전기한 소자들을 전기적으로 연결하는 알루미늄 등으로 이루어진 하부배선인 제 1 배선(22)이 패터닝되어 있다.Referring to FIG. 3, an insulating layer 21 is formed on a semiconductor substrate 20 made of silicon or the like on which elements such as transistors and capacitors are formed, and on the insulating layer 21, aluminum for electrically connecting the electric elements. The first wiring 22, which is a lower wiring made of or the like, is patterned.
제 1 배선(22) 및 절연층(21)상에는 하부배선인 제 1 배선(22)과 상부배선간의 전기적 절연을 위한 배선절연층(inter metal dielectric, 23)이 형성되어 있다.On the first wiring 22 and the insulating layer 21, an inter metal dielectric 23 for electrical insulation between the first wiring 22, which is the lower wiring, and the upper wiring, is formed.
배선절연층(23)의 소정 부위가 제거되어 제 1 배선(22)의 일부 표면을 노출시키는 비어홀 내지는 콘택홀과 제 2 배선패턴용 트렌치가 형성되어 있고, 이러한 비어홀및 트렌치의 하부면 및 측면에는 배선간의 저항을 감소시키는 제 1 배리어층(240)이 제 1 배선(22)과 접촉하며 형성되어 있다. 이때, 제 1 배리어층(240)은 Ta로 이루어진다.A predetermined portion of the wiring insulation layer 23 is removed to form a via hole or a contact hole for exposing a part of the surface of the first wiring 22 and a trench for the second wiring pattern. A first barrier layer 240 is formed in contact with the first wiring 22 to reduce the resistance between the wirings. In this case, the first barrier layer 240 is made of Ta.
그리고, 제 1 배리어층(240) 상부 표면에는 제 2 배리어층(241)이 TaN으로 이루어져 형성되어 있다.The second barrier layer 241 is formed of TaN on the upper surface of the first barrier layer 240.
따라서, 본 발명의 실시예에 따른 구리확산방지용 배리어층은 Ta/TaN 적층 구조로 이루어진 이중박막으로 구성된다.Therefore, the copper diffusion barrier layer according to the embodiment of the present invention is composed of a double thin film made of a Ta / TaN laminated structure.
제 2 배리어층(241) 표면에는 구리로 이루어진 도전층(25)이 홀과 트렌치만을 매립하는 형태로 형성되어 있다. 따라서, 홀에 위치한 도전층(25)은 종래 기술에서 하부배선과 상부배선을 전기적으로 연결하는 플러그가 되고 트렌치 내부에 위치한 도전층(25)은 상부배선인 제 2 배선이 된다. 이때, 도전층(25)은 구리도금법 등으로 형성된 구리층(25)으로 이루어진다.The conductive layer 25 made of copper is formed on the surface of the second barrier layer 241 so as to fill only holes and trenches. Therefore, the conductive layer 25 located in the hole becomes a plug for electrically connecting the lower wiring and the upper wiring in the prior art, and the conductive layer 25 located in the trench becomes the second wiring, which is the upper wiring. At this time, the conductive layer 25 is made of a copper layer 25 formed by a copper plating method or the like.
따라서, 본 발명은 구리금속배선공정에 사용될 확산방지용 배리어층을 종래의 스퍼터링 장비의 탄탈륨형성용 챔버에서 질화공정을 진행하므로 추가공정 및 장비의 개발없이 공정비용증가없이 형성할 수 있고, 홀 또는 트렌치 내부 측면에 얇은 박막의 질화탄탈륨으로 이루어진 확산배리어층을 형성하므로 디자인 룰이 허용하는 범위내에서 최대한의 금속배선 선폭을 확보하여 금속배선 자체의 저항을 감소시키며, 질화막 계통의 배리어층을 측벽의 두께 증가없이 증착하여 일반적으로 구리층에 비해 저항이 좁은 배리어층의 두께를 감소시키므로 역시 금속배선 전체저항을 감소시킨다. 즉, 질화탄탈륨막 형성용 열처리로 불안정한 IMD(inter metal dielectric 물질의 열적 안정성 및 내강도를 증가시키고, 이중 배리어층을 형성하므로 금속배선 전체저항을 감소시켜 RC시간지연(time delay)을 감소시키는 장점이 있다.Therefore, the present invention can be formed without increasing the process cost without additional process and equipment development because the process of nitriding the diffusion barrier layer to be used in the copper metal wiring process in the tantalum forming chamber of the conventional sputtering equipment, holes or trenches The diffusion barrier layer made of thin thin film tantalum nitride is formed on the inner side to secure the maximum metal wiring line width within the range allowed by the design rule, thereby reducing the resistance of the metal wiring itself. Deposition without increasing generally reduces the thickness of the barrier layer, which has a narrower resistance than the copper layer, which also reduces the overall resistance of the metallization. In other words, the thermal stability and strength of unstable IMD (inter metal dielectric material) are increased by the heat treatment for forming a tantalum nitride film, and the double barrier layer is formed to reduce the RC time delay by reducing the overall resistance of the metal wiring. There is this.
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