JPH0817209B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH0817209B2 JPH0817209B2 JP26214387A JP26214387A JPH0817209B2 JP H0817209 B2 JPH0817209 B2 JP H0817209B2 JP 26214387 A JP26214387 A JP 26214387A JP 26214387 A JP26214387 A JP 26214387A JP H0817209 B2 JPH0817209 B2 JP H0817209B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- floating gate
- transistor
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、不揮発性メモリ（EPROM）に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile memory (EPROM).
従来の技術 第５図，第６図，第７図の従来のEPROMメモリセルの
構造を示す。第５図は、EPROMメモリセルの等価回路で
ある。第６図、はEPROMメモリセルの断面図である。第
７図は、EPROMメモリセルの平面図である。第５図，第
６図，第７図において、１はコントロールゲート、２は
フローティングゲート、３はソース、４はドレインであ
る。特に３のソースはグランドに接続してある。Prior Art FIG. 5, FIG. 6, and FIG. 7 show the structure of a conventional EPROM memory cell. FIG. 5 is an equivalent circuit of an EPROM memory cell. FIG. 6 is a sectional view of an EPROM memory cell. FIG. 7 is a plan view of an EPROM memory cell. In FIGS. 5, 6, and 7, 1 is a control gate, 2 is a floating gate, 3 is a source, and 4 is a drain. In particular, the source of 3 is connected to ground.
第６図に示すように、ｎチャネル形EPROMは、コント
ロールゲート１とフローティングゲート２との２層のポ
リシリコンを持ち、この２層のポリシリコンの周囲は絶
縁物６および酸化シリコン（SiO2）７で覆われていて、
書込みによってフローティングゲート２に注入された電
子が散失するのを防いでいる。As shown in FIG. 6, the n-channel type EPROM has two layers of polysilicon, that is, a control gate 1 and a floating gate 2. The two layers of polysilicon are surrounded by an insulator 6 and silicon oxide (SiO 2 ). Covered with 7,
The writing prevents the electrons injected into the floating gate 2 from being lost.
ｎチャネル形EPROMの書込みは、コントロールゲート
１とドレイン４との間に高電圧を印加することにより、
フローティングゲート２に電子が注入されて行われる。
また消去は、紫外線を照射すると、フローティングゲー
ト２中の電子が励起され、フローティングゲート２より
散失することにより行われる。Writing to the n-channel type EPROM is performed by applying a high voltage between the control gate 1 and the drain 4.
This is performed by injecting electrons into the floating gate 2.
Further, the erasing is performed by irradiating with ultraviolet rays, the electrons in the floating gate 2 are excited and scattered from the floating gate 2.
発明が解決しようとする問題点 しかしながら、上述のようにEPROMにデータを書込
む、すなわち、フローテイング・ゲート中に電子を注入
するためには、コントロールゲートとドレインに高電圧
を印加しなければならないため、高電圧が必要である。Problems to be Solved by the Invention However, in order to write data into the EPROM as described above, that is, to inject electrons into the floating gate, a high voltage must be applied to the control gate and drain. Therefore, a high voltage is required.
そこで本発明は、書込みを高電圧を使用しないで行う
ことの可能な半導体装置を提供しょうとするものであ
る。Therefore, the present invention is to provide a semiconductor device capable of performing writing without using a high voltage.
問題点を解決するための手段 本発明の半導体装置は、１個がゲートをＸ−アドレス
用信号配線に接続し、また他の１個がゲートをＹ−アド
レス用信号配線に接続し、さらに他の１個がゲートをデ
ータ書込み用信号配線に接続した３個のトランジスタを
互いのソース・ドレインを接続することにより直列に接
続し、フローティング・ゲート型不揮発性メモリ素子の
フローティング・ゲートに前記直列に接続した３個のト
ランジスタの一端となるドレインを接続し、かつこの直
列に接続した３個のトランジスタの他端となるソースを
電源電位に接続したことを特徴とするものである。Means for Solving the Problems One of the semiconductor devices of the present invention has a gate connected to an X-address signal wiring, and the other one has a gate connected to a Y-address signal wiring, and yet another. One of the transistors is connected in series by connecting the source and drain of each of the three transistors, the gates of which are connected to the signal line for writing data, and is connected in series to the floating gate of the floating gate nonvolatile memory element. The drain of the three connected transistors is connected to one end, and the source of the other end of the three transistors connected in series is connected to the power supply potential.
作用 本発明によると、EPROMのフローティングゲートを、
隣接するＸ−アドレス用トランジスタのドレインに接
続、このソースをＹ−アドレス用トランジスタのドレイ
ンに接続し、このソースを書込み用トランジタのドレイ
ンに接続し、このソースを電源（VDD）に接続すること
により、これらのトランジスタがオンしたとき、フロー
ティングゲート中に電子が注入され書込まれる。Function According to the present invention, the floating gate of the EPROM is
By connecting to the drain of the adjacent X-address transistor, connecting this source to the drain of the Y-address transistor, connecting this source to the drain of the write transistor, and connecting this source to the power supply (VDD). , When these transistors are turned on, electrons are injected and written into the floating gate.
実施例 第１図から第４図に本発明の構成を示す。第１図は本
発明EPROMメモリセルの等価回路である。第２図は本発
明EPROMメモリセルの平面図である。第３図は本発明EPR
OMメモリセルの断面図である。第４図は本発明EPROMメ
モリセルのマトリクス構成図である。第１図から第４図
の１はコントロールゲート、２はフローティングゲー
ト、３はメモリセルのソース、４はメモリセルのドレイ
ン、11は消去用トランジスタのゲート、14はＸ−アドレ
ス用トランジスタのゲート、15はＹ−アドレス用トラン
ジスタのゲート、16は書込み用トランジスタのゲートで
ある。Embodiment FIG. 1 to FIG. 4 show the constitution of the present invention. FIG. 1 is an equivalent circuit of the EPROM memory cell of the present invention. FIG. 2 is a plan view of the EPROM memory cell of the present invention. Figure 3 shows the EPR of the present invention.
It is a sectional view of an OM memory cell. FIG. 4 is a matrix configuration diagram of the EPROM memory cell of the present invention. 1 to 4, 1 is a control gate, 2 is a floating gate, 3 is a memory cell source, 4 is a memory cell drain, 11 is an erase transistor gate, 14 is an X-address transistor gate, Reference numeral 15 is the gate of the Y-address transistor, and 16 is the gate of the writing transistor.
第２図，第３図に示すように、EPROMメモリセルのフ
ローティングゲート２をアルミニウム配線19で消去用ト
ランジスタのソース13に接続する。また、消去用トラン
ジスタのドレイン12は拡散層を介して、グランドアルミ
ライン10に接続されている。さらに、消去用トランジス
タのゲート11は消去用アルミニウム配線22に接続されて
コントロールされている。As shown in FIGS. 2 and 3, the floating gate 2 of the EPROM memory cell is connected to the source 13 of the erasing transistor by the aluminum wiring 19. The drain 12 of the erasing transistor is connected to the ground aluminum line 10 via the diffusion layer. Further, the gate 11 of the erasing transistor is connected to and controlled by the erasing aluminum wiring 22.
消去用トランジスタがオンすると、消去用トランジス
タのソース13とドレイン12の間が導通し、EPROMのフロ
ーティングゲート３中の電荷がグランドラインのアルミ
ニウム配線10に向って流れる。このことにより、EPROM
の電荷は消去される。When the erasing transistor is turned on, the source 13 and the drain 12 of the erasing transistor are electrically connected, and the charge in the floating gate 3 of the EPROM flows toward the aluminum wiring 10 of the ground line. This allows EPROM
Is erased.
また、第２図〜第４図に示すように、EPROMメモリセ
ルのフローティングゲート２をアネミニウム配線20でＸ
−アドレス用トランジスタのドレイン17に接続し、Ｘ−
アドレス用トランジスタのソースをＹ−アドレス用トラ
ンジスタのドレインに接続し、Ｙ−アドレス用トランジ
スタのソースを書込み用トランジスタのドレインに接続
し、書込み用トランジスタのソース18をVDD（電源）ラ
インのアルミニウム配線23に接続している。さらに書込
み用トランジスタのゲート16は書込み用アルミニウム配
線21に接続されている。この書込み用トランジスタ,X−
アドレス用トランジスタ,Y−アドレス用トランジスタが
オンすると、書込み用トランジスタのソース18とＸ−ア
ドレス用トランジスタのドレイン17の間が導通し、EPRO
Mのフローティングゲート３中に電荷が蓄積され、EPROM
は書込まれた状態となる。Further, as shown in FIGS. 2 to 4, the floating gate 2 of the EPROM memory cell is connected to the X-axis by the anneanium wiring 20.
-Connected to the drain 17 of the address transistor, X-
The source of the address transistor is connected to the drain of the Y-address transistor, the source of the Y-address transistor is connected to the drain of the write transistor, and the source 18 of the write transistor is connected to the VDD (power) line aluminum wiring 23. Connected to. Further, the gate 16 of the writing transistor is connected to the writing aluminum wiring 21. This writing transistor, X-
When the address transistor and the Y-address transistor are turned on, the source 18 of the writing transistor and the drain 17 of the X-address transistor are electrically connected to each other, and the EPRO
Charge is accumulated in the floating gate 3 of M, and EPROM
Is in the written state.
発明の効果 以上、詳述したように、本発明によれば、書込み時に
高電圧を印加しなくてもよいので、全体として、回路が
簡単になった。EFFECTS OF THE INVENTION As described above in detail, according to the present invention, it is not necessary to apply a high voltage at the time of writing, so that the circuit is simplified as a whole.
従来の電気的に書込み，消去が可能な電気的消去型プ
ログラムメモリ（EEPROM）と異なり、本発明のEPROMは
トンネル効果を行わせるための薄い酸化膜を造る複雑な
プロセスを必要としないため、プロセス工程を短縮化で
き、歩留り向上も期待できるため、低コスト化が期待で
きるなどの効果の大なるものである。Unlike the conventional electrically erasable program memory (EEPROM) that can be electrically written and erased, the EPROM of the present invention does not require a complicated process of forming a thin oxide film for performing the tunnel effect, Since the process can be shortened and the yield can be expected to be improved, the cost can be expected to be reduced.
第１図は本発明実施例EPROMの等価回路図、第２図はそ
の平面図、第３図はそのＡ−Ｂ断面図、第４図はそのマ
トリクス図、第５図は従来のEPROMの等価回路図、第６
図はその断面図、第７図はその平面図である。 １……EPROMメモリセルのコントロールゲート、２……E
PROMメモリセルのフローティングゲート、３……EPROM
メモリセルのソース、４……EPROMメモリセルのドレイ
ン、５……データアルミライン、６……絶縁膜、７……
SiO2、８……Ｐ基板、９……コンタクト、10……グラン
ドアルミライン、11……消去用トランジスタのゲート、
12……消去用トランジスタのドレイン、13……消去用ト
ランジスタのソース、14……Ｘアドレス用トランジスタ
のゲート、15……Ｙアドレス用トランジスタのゲート、
16……書込み用トランジスタのゲート、17……Ｘアドレ
ス用トランジスタのドレイン、18……書込み用トランジ
スタのソース、19……消去用トランジスタとフローティ
ングゲート間のアルミニウム配線、20……Ｘアドレス用
トランジスタとフローティングゲート間のアルミニウム
配線、21……書込み用アルミニウム配線、22……消去用
アルミニウム配線、23……電源（VDD）ライン。FIG. 1 is an equivalent circuit diagram of an EPROM of the present invention, FIG. 2 is a plan view thereof, FIG. 3 is a sectional view taken along line AB, FIG. 4 is a matrix diagram thereof, and FIG. 5 is equivalent to a conventional EPROM. Circuit diagram, 6th
The drawing is a sectional view thereof, and FIG. 7 is a plan view thereof. 1 ... Control gate of EPROM memory cell, 2 ... E
Floating gate of PROM memory cell, 3 ... EPROM
Source of memory cell, 4 ... Drain of EPROM memory cell, 5 ... Data aluminum line, 6 ... Insulating film, 7 ...
SiO 2 , 8 ... P substrate, 9 ... contact, 10 ... ground aluminum line, 11 ... erasing transistor gate,
12 ... Drain of erasing transistor, 13 ... Source of erasing transistor, 14 ... Gate of X address transistor, 15 ... Gate of Y address transistor,
16 ... Gate of write transistor, 17 ... Drain of transistor for X address, 18 ... Source of transistor for write, 19 ... Aluminum wiring between erase transistor and floating gate, 20 ... Transistor for X address Aluminum wiring between floating gates, 21 …… writing aluminum wiring, 22 …… erasing aluminum wiring, 23 …… power supply (VDD) line.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/788 29/792 Ｇ１１Ｃ 17/00 ３０７ Ｄ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Internal reference number FI Technical display location H01L 27/115 29/788 29/792 G11C 17/00 307 D
Claims (1)
を設けて逆導電型不純物を導入して形成した一対の不純
物拡散領域およびその両領域の間に、第１の絶縁膜を介
して設けたフローティング・ゲート、その上に第二の絶
縁膜を介して設けたコントロール・ゲートを設けて成る
フローティング・ゲート型不揮発性メモリ素子を具備
し、且つ、前記一対の各不純物拡散領域と同じ導電型で
所定の間隔を設けて形成したソース・ドレインの各不純
物拡散領域と絶縁膜を介して設けたゲートから成るトラ
ンジスタを３個具備し、前記３個のトランジスタは、１
個がゲートをＸ−アドレス用信号配線に接続し、また他
の１個がゲートをＹ−アドレス用信号配線に接続し、さ
らに他の１個がゲートをデータ書込み用信号配線に接続
し、これら３個のトランジスタを互いのソース・ドレイ
ンを接続することにより直列に接続した構成であって、
さらに、前記フローティング・ゲート型不揮発性メモリ
素子のフローティング・ゲートに前記直列に接続した３
個のトランジスタの一端となるドレインを接続し、かつ
前記直列に接続した３個のトランジスタの他端となるソ
ースを電源電位に接続したことを特徴とする半導体装
置。1. A pair of impurity diffusion regions formed by introducing impurities of opposite conductivity type at a predetermined interval on the surface of a semiconductor substrate of one conductivity type, and a first insulating film interposed between both regions. A floating gate type non-volatile memory element having a floating gate provided as a control gate and a control gate provided via a second insulating film, and is the same as the pair of impurity diffusion regions. The transistor includes three transistors each of which is a conductive type and is formed with a predetermined interval between the impurity diffusion regions of the source and drain and a gate provided through an insulating film.
One connects the gate to the X-address signal wiring, the other one connects the gate to the Y-address signal wiring, and the other one connects the gate to the data writing signal wiring. A configuration in which three transistors are connected in series by connecting their sources and drains to each other,
Furthermore, 3 connected in series to the floating gate of the floating gate type non-volatile memory device.
A semiconductor device in which a drain that is one end of each of the transistors is connected and a source that is the other end of the three transistors connected in series is connected to a power supply potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26214387A JPH0817209B2 (en) | 1987-10-16 | 1987-10-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26214387A JPH0817209B2 (en) | 1987-10-16 | 1987-10-16 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01103877A JPH01103877A (en) | 1989-04-20 |
| JPH0817209B2 true JPH0817209B2 (en) | 1996-02-21 |
Family
ID=17371653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26214387A Expired - Lifetime JPH0817209B2 (en) | 1987-10-16 | 1987-10-16 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817209B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05211327A (en) * | 1991-09-19 | 1993-08-20 | Nec Kyushu Ltd | Memory element |
| KR0179175B1 (en) * | 1995-10-05 | 1999-03-20 | 문정환 | Method of manufacturing semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61165896A (en) * | 1985-01-17 | 1986-07-26 | Matsushita Electronics Corp | Floating gate type nonvolatile memory element |
-
1987
- 1987-10-16 JP JP26214387A patent/JPH0817209B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01103877A (en) | 1989-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6510086B2 (en) | Nonvolatile semiconductor memory | |
| JP3238461B2 (en) | EPROM cell array | |
| JP2624864B2 (en) | Non-volatile semiconductor memory | |
| US20080266959A1 (en) | Memory array of floating gate-based non-volatile memory cells | |
| JPH03295097A (en) | Nonvolatile semiconductor storage device | |
| JPH06120515A (en) | Method for writing-in and erasing data of semiconductor non-volatile memory | |
| JPH0388200A (en) | Nonvolatile semiconductor memory device | |
| JP2830447B2 (en) | Semiconductor nonvolatile storage device | |
| JP3288100B2 (en) | Nonvolatile semiconductor memory device and rewriting method thereof | |
| JPS63226966A (en) | Nonvolatile semiconductor memory device | |
| JPH0817209B2 (en) | Semiconductor device | |
| JP3288099B2 (en) | Nonvolatile semiconductor memory device and rewriting method thereof | |
| JP2006128594A5 (en) | ||
| JP3069607B2 (en) | Operating method of semiconductor nonvolatile memory | |
| JP2726432B2 (en) | Nonvolatile semiconductor memory device | |
| JP3104978B2 (en) | Control method for nonvolatile semiconductor memory device | |
| JPS6045067A (en) | Nonvolatile semiconductor memory device | |
| JP2667444B2 (en) | Nonvolatile semiconductor memory device | |
| JP2723247B2 (en) | Nonvolatile semiconductor memory device | |
| JP3206106B2 (en) | Semiconductor storage device | |
| JPH065873A (en) | Nonvolatile semiconductor memory | |
| JPH02110979A (en) | Nonvolatile semiconductor memory | |
| JP2725086B2 (en) | Erase method for nonvolatile semiconductor memory device | |
| JP2817215B2 (en) | Nonvolatile semiconductor memory device | |
| JP3426643B2 (en) | Driving method of nonvolatile storage device |