JPH0724281B2 - Method of manufacturing semiconductor memory device - Google Patents
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- H10B12/00—Dynamic random access memory [DRAM] devices
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の製造方法に関し、特に大記憶
容量を有するMOS型ダイナミックランダムアクセスメモ
リ（RAM）型の半導体記憶装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a method of manufacturing a MOS dynamic random access memory (RAM) type semiconductor memory device having a large storage capacity.
従来の記憶素子は、情報を記憶する容量性素子と、この
情報の書き込み、読み出しを行なうスイッチングトラン
ジスタとなるMOS型トランジスタ（MOSFET）の各１個か
ら構成されていた。第２図は、そのような従来のMOS型
ダイナミックRAMの記憶素子の主要部分の製造方法に関
し、主要工程順に示した縦断面図である。A conventional storage element is composed of a capacitive element for storing information and one MOS type transistor (MOSFET) serving as a switching transistor for writing and reading this information. FIG. 2 is a vertical cross-sectional view showing a method of manufacturing a main part of a memory element of such a conventional MOS dynamic RAM in the order of main steps.
第２図（ａ）に示すようにシリコン基板21の所定の領域
に約５μ程度の深さになるように溝状の穴Ａ′（以下、
溝Ａ′と称す）を形成した後、シリコン基板21の表面及
び溝Ａ′の底面と溝Ａ′の側面に薄い誘電体膜23及び22
をそれぞれ形成する。As shown in FIG. 2 (a), a groove-shaped hole A '(hereinafter, referred to as
After forming the groove A ′), thin dielectric films 23 and 22 are formed on the surface of the silicon substrate 21, the bottom surface of the groove A ′ and the side surface of the groove A ′.
Are formed respectively.
次に、第２図（ｂ）に示すように溝Ａ′内部に選択的に
多結晶シリコン24を形成する。具体的には溝Ａ′の形成
が終了した後、溝Ａ′及びシリコン基板21の全面をおお
って多結晶シリコンを形成し、溝Ａを完全に埋めた後、
RIE（リアクティブ・イオン・エッチング）法を用い
て、シリコン基板21の表面の多結晶シリコンを全面にわ
たりエッチング除去するエッチバック法などを用いれば
よい。Next, as shown in FIG. 2B, polycrystalline silicon 24 is selectively formed inside the groove A '. Specifically, after the formation of the groove A'is completed, polycrystalline silicon is formed so as to cover the entire surface of the groove A'and the silicon substrate 21, and the groove A is completely filled.
The RIE (reactive ion etching) method may be used, for example, an etch back method for etching and removing the polycrystalline silicon on the entire surface of the silicon substrate 21.
次に、第２図（ｃ）に示すように、フォトエッチング法
により、シリコン基板21と溝Ａ′の表面領域を含めた開
口部Ｂ′の薄い誘電体膜23を除去する。その結果、シリ
コン基板21の表面の溝Ａ′に隣接した領域が露出され
る。Next, as shown in FIG. 2C, the thin dielectric film 23 in the opening B'including the surface region of the silicon substrate 21 and the groove A'is removed by photoetching. As a result, the region adjacent to the groove A ′ on the surface of the silicon substrate 21 is exposed.
次に、第２図（ｄ）に示すように開口部Ｂ′を完全にお
おう領域と、開口部Ｂ′から所定の間隔をへだてた誘電
体膜23上の所定の領域に多結晶シリコン25,26をそれぞ
れ形成する。Next, as shown in FIG. 2D, polycrystalline silicon 25, is formed in a region that completely covers the opening B'and in a predetermined region on the dielectric film 23 that is spaced a predetermined distance from the opening B '. 26 are formed respectively.
次に、第２図（ｅ）に示すように多結晶シリコン25,26
をマスクにして半導体基板21の表面全体に例えば砒素
（As）のような不純物原子をイオン注入法により導入す
る。さらに、その後表面全体をおおって第２の絶縁膜27
を形成し第２の絶縁膜27及び絶縁膜23の所定の領域を選
択的に除去した後例えばアルミニウムなどより成る金属
配線層29を形成してMOS型ダイナミックRAMの記憶素子を
得る。Next, as shown in FIG. 2 (e), polycrystalline silicon 25, 26
Is used as a mask to introduce impurity atoms such as arsenic (As) into the entire surface of the semiconductor substrate 21 by ion implantation. Further, after that, the second insulating film 27 is formed so as to cover the entire surface.
Is formed and the predetermined regions of the second insulating film 27 and the insulating film 23 are selectively removed, and then a metal wiring layer 29 made of, for example, aluminum is formed to obtain a memory element of a MOS type dynamic RAM.
このように砒素のイオン注入により形成される不純物領
域28a,29bはそれぞれ、ソース及びドレイン領域とな
り、多結晶シリコン26をゲート電極とするMOSFETが形成
される。一方、イオン注入の際に砒素原子が、多結晶シ
リコン25の中にも導入される為、それらの砒素原子は開
口部Ｂ′を介してシリコン基板21中へも拡散し不純物層
28cが形成されその結果前記ドレイン領域28bは、この不
純物28c及び多結晶シリコン25とを介して、多結晶シリ
コン24と電気的に接続される。その結果、MOSFETのゲー
ト電極となる多結晶シリコン26に印加される電位を変え
てこのMOSFETをスイッチングさせる事により、金属配線
層29より供給された電荷を溝Ａ′部分に形成される容量
性素子に蓄積する事が可能なMOS型ダイナミックRAMの記
憶素子を構成される。Impurity regions 28a and 29b thus formed by arsenic ion implantation serve as source and drain regions, respectively, and a MOSFET having polycrystalline silicon 26 as a gate electrode is formed. On the other hand, since arsenic atoms are also introduced into the polycrystalline silicon 25 during the ion implantation, these arsenic atoms also diffuse into the silicon substrate 21 through the opening B'and the impurity layer.
28c is formed so that the drain region 28b is electrically connected to the polycrystalline silicon 24 through the impurity 28c and the polycrystalline silicon 25. As a result, the electric potential supplied from the metal wiring layer 29 is formed in the groove A ′ portion by changing the potential applied to the polycrystalline silicon 26 serving as the gate electrode of the MOSFET to switch the MOSFET. A memory element of a MOS type dynamic RAM that can be stored in a memory.
上述した従来のMOS型ダイナミックRAM用の記憶素子は、
１個のMOSFETと１個の容量性素子より成る非常に単純な
構造になっているが、MOS型ダイナミックRAMの記憶容量
の増大に対する要求は強くなお一層記憶素子を微細化す
る必要に迫られている。従来のMOS型ダイナミックRAM用
記憶素子は、第２図（ｅ）に示したように、MOSFETを容
量性素子の横に並べて配置しているためMOSFETのソー
ス、28a、ドレイン28b及びゲート電極26直下のチャネル
領域の面積だけ、記憶素子の面積が必要で、より微細化
をする際の制約になるという欠点があった。The storage element for the conventional MOS dynamic RAM described above is
Although it has a very simple structure consisting of one MOSFET and one capacitive element, the demand for increasing the storage capacity of the MOS type dynamic RAM is strong and the further miniaturization of the storage element is required. There is. As shown in FIG. 2 (e), the conventional MOS-type dynamic RAM memory element has MOSFETs arranged side by side next to the capacitive element, so that the source, 28a, drain 28b, and gate electrode 26 of the MOSFET are directly below. The area of the memory element is required to correspond to the area of the channel region, and there is a drawback that it becomes a constraint when further miniaturization.
本発明の半導体記憶装置の製造方法は、半導体基板の一
主面の所定の領域に第１の溝を設ける工程と、この第１
の溝の内部の側壁及び底面に誘電体膜を形成する工程
と、その後第１の溝の内部に導電物質を充填する工程
と、多結晶シリコンの露出した表面に第１の絶縁膜を形
成する工程と、半導体基板の一主面の第１の溝に隣接す
る所定の領域を所定の深さだけ、エッチングすることに
より、第１の溝内の導電物質を一側面とする第２の溝を
形成する工程と、第２の溝の内部及び上部に選択的にシ
リコン層をエピタキシャル成長する工程と、シリコン層
の表面に第２の絶縁膜を形成する工程と、シリコン層の
上部に不純物層を形成する工程と前記第２の溝内の第２
の絶縁膜上に導電層と形成して前記不純物層から前記導
電物質につらなるチャンネル領域を形成する工程とを有
している。A method of manufacturing a semiconductor memory device according to the present invention comprises a step of forming a first groove in a predetermined region of one main surface of a semiconductor substrate, and a step of forming the first groove.
Forming a dielectric film on the side wall and bottom surface inside the groove, and then filling the inside of the first groove with a conductive material, and forming a first insulating film on the exposed surface of the polycrystalline silicon. By etching a predetermined region adjacent to the first groove on the one main surface of the semiconductor substrate to a predetermined depth, the second groove having the conductive material in the first groove as one side surface is formed. Forming step, selectively epitaxially growing a silicon layer inside and on the second groove, forming a second insulating film on the surface of the silicon layer, and forming an impurity layer on the silicon layer And the second in the second groove
Forming a conductive layer on the insulating film and forming a channel region extending from the impurity layer to the conductive material.
第１図は本発明の第１の実施例の縦断面図である。 FIG. 1 is a vertical sectional view of the first embodiment of the present invention.
第１図（ａ）に示すようにシリコン基板11の所定の領域
Ａに所定の深さになるように溝状の穴（以下、溝１と称
す）を形成する。その際溝１は、シリコン基板11上に、
酸化シリコン膜13及び窒化シリコン膜18を形成した後、
フォトレジスト10を所定の領域Ａの部分のみ取り除き、
それ以外をマスクとしてエッチングし形成する。As shown in FIG. 1A, a groove-shaped hole (hereinafter referred to as groove 1) is formed in a predetermined area A of the silicon substrate 11 so as to have a predetermined depth. At that time, the groove 1 is formed on the silicon substrate 11,
After forming the silicon oxide film 13 and the silicon nitride film 18,
Remove the photoresist 10 only in the predetermined area A,
Etching is performed using the other portions as a mask.
次に、第１図（ｂ）に示すようにフォトレジスト10を除
去した後、溝１の側壁及び底面に誘電体膜12を形成し、
続いてエッチバック法等により、溝１の内部にのみ選択
的に多結晶シリコン14を形成する。なお多結晶シリコン
14には、成長時もしくは成長後に例えばリン（31p）の
ような不純物を導入する。Next, as shown in FIG. 1 (b), after removing the photoresist 10, a dielectric film 12 is formed on the side wall and bottom surface of the groove 1,
Subsequently, polycrystalline silicon 14 is selectively formed only inside the groove 1 by an etch back method or the like. Note that polycrystalline silicon
An impurity such as phosphorus ( 31 p) is introduced into 14 during or after the growth.
次に第１図（ｃ）に示すように窒化シリコン膜18をマス
クとして、高温酸化し、溝１の中の多結晶シリコン14の
表面に、酸化シリコン膜14Bを形成する。Next, as shown in FIG. 1C, high temperature oxidation is performed using the silicon nitride film 18 as a mask to form a silicon oxide film 14B on the surface of the polycrystalline silicon 14 in the trench 1.
次いで第１図（ｄ）に示すように、層間絶縁膜17を形成
し、さらに、フォトエッチング法で、溝１の上部を含む
開口部Ｂを設ける。その際、フォトレジスト19をマスク
として層間絶縁膜17を開口部Ｂのみ除去するがその際、
開口部Ｂ内の酸化シリコン膜13も除去し、溝１に隣接し
たシリコン基板11の表面を露出せしめる。Next, as shown in FIG. 1D, an interlayer insulating film 17 is formed, and an opening B including the upper portion of the groove 1 is further provided by photoetching. At this time, only the opening B is removed from the interlayer insulating film 17 using the photoresist 19 as a mask.
The silicon oxide film 13 in the opening B is also removed so that the surface of the silicon substrate 11 adjacent to the groove 1 is exposed.
次に、第１図（ｅ）に示すように開口部Ｂ内のシリコン
基板の露出した表面を所定の深さだけエッチングし、溝
Ｃを形成する。ここで、溝Ｃは溝と誘電体膜12を介して
一部隣接しているが、（第１図（ｅ）のＤで示す）その
領域の誘電体膜12は除去する。Next, as shown in FIG. 1E, the exposed surface of the silicon substrate in the opening B is etched to a predetermined depth to form a groove C. Here, although the groove C is partially adjacent to the groove via the dielectric film 12, the dielectric film 12 in that region (shown by D in FIG. 1E) is removed.
次に第１図（ｆ）に示すようにシリコンの選択エピタキ
シャル成長法を用いて、溝Ｃの部分に単結晶シリコン層
15を形成する。Next, as shown in FIG. 1 (f), a single crystal silicon layer is formed in the groove C by the selective epitaxial growth method of silicon.
Forming fifteen.
さらに、第１図（ｇ）に示すようにシリコン層15の表面
に熱酸化によりゲート絶縁膜20を形成し、その後、例え
ばイオン注入法などを用いて例えばヒ素（75As）をシリ
コン層15の上部に導入し、不純物拡散層15Aを形成す
る。Further, as shown in FIG. 1 (g), a gate insulating film 20 is formed on the surface of the silicon layer 15 by thermal oxidation, and then, for example, arsenic ( 75 As) is deposited on the silicon layer 15 by an ion implantation method or the like. Introduced into the upper part, the impurity diffusion layer 15A is formed.
最後に、第１図（ｈ）に示すように、シリコン層15上
に、ゲート絶縁膜20を介して例えば多結晶シリコンによ
るゲート電極16を形成し、不純物拡散層15A及びシリコ
ン層15内に形成される多結晶シリコン14からの不純物の
拡散領域14Aとともに縦型のMOSFETを形成する。ここで
シリコン層15に接触している多結晶シリコン14には例え
ばリン（31p）のような不純物が導入されている為不純
物がシリコン層15の選択成長時及びイオン注入後のアニ
ール時にシリコン層15中に拡散し不純物の拡散領域14A
が形成される。Finally, as shown in FIG. 1H, a gate electrode 16 made of, for example, polycrystalline silicon is formed on the silicon layer 15 via the gate insulating film 20, and is formed in the impurity diffusion layer 15A and the silicon layer 15. A vertical MOSFET is formed together with the impurity diffusion region 14A from the polycrystalline silicon 14 to be formed. Here, since impurities such as phosphorus ( 31 p) are introduced into the polycrystalline silicon 14 which is in contact with the silicon layer 15, the impurities are removed during the selective growth of the silicon layer 15 and the annealing after the ion implantation. Impurity diffusion region 14A diffused into 15
Is formed.
溝１内の誘電体膜12と多結晶シリコン14とにより容量性
素子を形成する為、上述したMOSFETと両者でMOS型ダイ
ナミックRAMの記憶素子の主要部を構成する。Since the capacitive element is formed by the dielectric film 12 and the polycrystalline silicon 14 in the groove 1, the above-mentioned MOSFET and both constitute a main part of the memory element of the MOS type dynamic RAM.
ゲート電極16をワード線、不純物拡散層15Aをディジッ
ト線に接続することにより、この記憶素子はメモリアレ
イに適用できる。この時、シリコン層15及び不純物拡散
層15Aは複数のメモリセル（記憶素子）に共通に設ける
こともできる。By connecting the gate electrode 16 to the word line and the impurity diffusion layer 15A to the digit line, this storage element can be applied to a memory array. At this time, the silicon layer 15 and the impurity diffusion layer 15A can be provided commonly to a plurality of memory cells (storage elements).
第３図は、本発明の第２の実施例の縦断面図である。FIG. 3 is a vertical sectional view of the second embodiment of the present invention.
第３図（ａ）は第１の実施例における第１図（ｄ）に対
応するもので、第３図（ａ）に到る工程は第１の実施例
で示した第１図（ａ）〜（ｃ）と同一である。第３図
（ａ）で示すように、本実施例では、層間絶縁膜37を形
成した後の開口部Ｂ″は、溝３を完全に含んで設ける事
を特長としている。その結果、第１の実施例と同様に溝
３に隣接したシリコン基板31の表面（第３図（ｂ）の
Ｃ′,C″）は溝３の周囲に形成される。FIG. 3 (a) corresponds to FIG. 1 (d) in the first embodiment, and the process to reach FIG. 3 (a) is shown in FIG. 1 (a) shown in the first embodiment. ~ (C) is the same. As shown in FIG. 3A, the present embodiment is characterized in that the opening B ″ after the interlayer insulating film 37 is formed is provided so as to include the groove 3 completely. Similar to the embodiment described above, the surface of the silicon substrate 31 adjacent to the groove 3 (C ′, C ″ in FIG. 3B) is formed around the groove 3.
次に第３図（ｂ）に示すように、開口部Ｂ′内のシリコ
ン基板の露出した表面を所定の深さだけエッチングし溝
Ｃ′,C″を形成する。ここで、第１の実施例と同様に溝
Ｃ′,C″部に露出している誘電体膜32を除去する。Next, as shown in FIG. 3 (b), the exposed surface of the silicon substrate in the opening B'is etched to a predetermined depth to form grooves C'and C ". Similarly to the example, the dielectric film 32 exposed in the grooves C'and C "is removed.
次に、第３図（ｃ）に示すようにシリコンの選択エピタ
キシャル成長法を用いて溝Ｃ′,C″の部分にシリコン層
35A,35Bそれぞれを形成する。Next, as shown in FIG. 3 (c), a silicon layer is formed on the trenches C'and C "by the selective epitaxial growth method of silicon.
35A and 35B are formed respectively.
さらに、第３図（ｄ）に示すように、シリコン層35A,35
Bの表面にゲート絶縁膜40を形成し、その後、第１の実
施例と同様に、シリコン層35A,35Bの上面に不純物層35
C,35Dを形成、さらに、ゲート絶縁膜40上には、ゲート
電極36を設け、多結晶シリコン34からの不純物拡散領域
34A,34Bとともに縦型のMOSFETを形成する。その結果、
溝３内の誘電体膜32と多結晶シリコン34からなる容量性
素子とともに、MOS型ダイナミックRAMの記憶素子の主要
部を構成する。Further, as shown in FIG. 3 (d), the silicon layers 35A, 35
The gate insulating film 40 is formed on the surface of B, and then the impurity layer 35 is formed on the upper surfaces of the silicon layers 35A and 35B as in the first embodiment.
C, 35D are formed, a gate electrode 36 is provided on the gate insulating film 40, and an impurity diffusion region from the polycrystalline silicon 34 is formed.
A vertical MOSFET is formed together with 34A and 34B. as a result,
Together with the capacitive element formed of the dielectric film 32 and the polycrystalline silicon 34 in the groove 3, it constitutes the main part of the memory element of the MOS dynamic RAM.
以上説明したように本発明は、容量性素子の上部に近接
して溝を形成し、容量性素子の誘電体膜のこの溝に接す
る部分を除去し、その後この溝の内部及び上部にシリコ
ンを選択的にエピタキシャル成長させ、このエピタキシ
ャルシリコン層をMOSFETとして使用するため、容量性素
子の容量電極とMOSFETのドレインが容易に接続できる。
また本発明は、１個のMOSFETと１個の容量性素子から構
成されるMOS型ダイナミックRAM用記憶素子のMOSFETのド
レイン領域と容量性素子の電荷蓄積領域とをシリコン基
板中に埋設された選択エピタキシャル成長法によるシリ
コン層により接続し、かつ、そのシリコン層を用いてMO
SFETを形成するものである。そのため、従来、横に並べ
て配置していた、記憶素子のMOSFETと容量性素子を互い
に上下に積み上げるようにした為、記憶素子の寸法を大
巾に縮少することが可能になり、その分、記憶容量を増
大することが可能になる。As described above, according to the present invention, a groove is formed in the vicinity of the upper portion of the capacitive element, a portion of the dielectric film of the capacitive element that is in contact with the groove is removed, and then silicon is provided inside and on the upper portion of the groove. Since the epitaxial silicon layer is selectively epitaxially grown and this epitaxial silicon layer is used as a MOSFET, the capacitance electrode of the capacitive element and the drain of the MOSFET can be easily connected.
Further, the present invention is a selection in which the drain region of the MOSFET and the charge storage region of the capacitive element of the memory element for a MOS type dynamic RAM composed of one MOSFET and one capacitive element are embedded in a silicon substrate. The MO layer is connected by the silicon layer formed by the epitaxial growth method and the silicon layer is used.
It forms the SFET. Therefore, since the MOSFET and the capacitive element of the memory element, which are conventionally arranged side by side, are stacked on top of each other, the size of the memory element can be greatly reduced. It becomes possible to increase the storage capacity.
第１図は本発明の第１の実施例の主要工程に関する縦断
面図、第２図は従来のMOS型ダイナミックRAMの主要工程
における断面図、第３図は本発明の第２の実施例につい
ての縦断面図である。 11,21,31……シリコン基板、12,22,32……溝側壁に形成
した誘電体膜、13,33……酸化シリコン膜、18……窒化
シリコン膜、10,19……フォトレジスト、14,24,34……
多結晶シリコン、13,40……MOSFETのゲート絶縁膜、15,
35……シリコン層、17,27,37……層間絶縁膜、16,26,36
……ゲート電極、15A,28A,35C,35D……ソース領域、14
A,28B,28C,34A,34B……ドレイン領域、29……アルミニ
ウム配線層。FIG. 1 is a vertical sectional view of the main steps of the first embodiment of the present invention, FIG. 2 is a sectional view of the main steps of a conventional MOS dynamic RAM, and FIG. 3 is a second embodiment of the present invention. FIG. 11,21,31 …… Silicon substrate, 12,22,32 …… Dielectric film formed on the trench sidewall, 13,33 …… Silicon oxide film, 18 …… Silicon nitride film, 10,19 …… Photoresist, 14,24,34 ……
Polycrystalline silicon, 13,40 ... MOSFET gate insulating film, 15,
35: Silicon layer, 17,27,37 ...... Interlayer insulating film, 16,26,36
...... Gate electrode, 15A, 28A, 35C, 35D …… Source region, 14
A, 28B, 28C, 34A, 34B …… Drain region, 29 …… Aluminum wiring layer.
Claims (1)
溝を設ける工程と、前記第１の溝の内部の側壁及び底面
に誘電体膜を形成する工程と、その後前記第１の溝の内
部を導電物質で充填する工程と、前記導電物質の露出し
た表面に第１の絶縁膜を形成する工程と、前記一主面の
前記第１の溝に隣接する所定の領域を所定の深さだけ、
エッチングすることにより、前記第１の溝の内の前記導
電物質を側壁の一部とする第２の溝を形成する工程と、
前記第２の溝の内部及び上部に選択的にシリコン層をエ
ピタキシャル成長する工程と、前記シリコン層の表面に
第２の絶縁膜を形成する工程と、前記シリコン層の上部
に不純物層を形成する工程と、前記第２の絶縁膜上に、
導電層を形成する工程とを有することを特徴とする半導
体記憶装置の製造方法。1. A step of providing a first groove in a predetermined region of one main surface of a semiconductor substrate, a step of forming a dielectric film on a side wall and a bottom surface inside the first groove, and then the first step. A step of filling the inside of the groove with a conductive material, a step of forming a first insulating film on the exposed surface of the conductive material, and a predetermined area of the one main surface adjacent to the first groove. Only the depth of
Etching to form a second groove having the conductive material in the first groove as a part of a side wall;
A step of selectively epitaxially growing a silicon layer inside and on the second groove; a step of forming a second insulating film on the surface of the silicon layer; and a step of forming an impurity layer on the silicon layer. And on the second insulating film,
And a step of forming a conductive layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012670A JPH0724281B2 (en) | 1987-01-21 | 1987-01-21 | Method of manufacturing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012670A JPH0724281B2 (en) | 1987-01-21 | 1987-01-21 | Method of manufacturing semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63179567A JPS63179567A (en) | 1988-07-23 |
| JPH0724281B2 true JPH0724281B2 (en) | 1995-03-15 |
Family
ID=11811808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62012670A Expired - Lifetime JPH0724281B2 (en) | 1987-01-21 | 1987-01-21 | Method of manufacturing semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0724281B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07112047B2 (en) * | 1987-03-17 | 1995-11-29 | 株式会社東芝 | Semiconductor memory device and manufacturing method thereof |
| JP3439493B2 (en) * | 1992-12-01 | 2003-08-25 | 沖電気工業株式会社 | Method for manufacturing semiconductor memory device |
-
1987
- 1987-01-21 JP JP62012670A patent/JPH0724281B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63179567A (en) | 1988-07-23 |
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