JPH0689989A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関する。特にゲートアレイ方式の半導体集積回路の基本
セルの改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device. In particular, it relates to improvement of a basic cell of a gate array type semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】近年、半導体集積回路装置は、その開発
期間が短いことから、ゲートアレイ方式によって開発が
行われるのが一般的となっている。このゲートアレイ方
式においては、基本セルが敷き詰められたマスタースラ
イスがあらかじめ準備されており、ユーザの設計データ
に応じて、基本セル内の配線、及び基本セル間の配線が
行われる。その後パッケージングを行うことにより、最
終的な半導体集積回路装置が製造される。2. Description of the Related Art In recent years, semiconductor integrated circuit devices are generally developed by a gate array method because the development period is short. In this gate array method, a master slice in which basic cells are spread is prepared in advance, and wiring within the basic cells and wiring between the basic cells are performed according to user design data. Thereafter, packaging is performed to manufacture a final semiconductor integrated circuit device.
【０００３】従来の基本セルの一例を示す構成平面図が
図２に示されている。図２に示されている基本セルは、
２個のＮＭＯＳ型トランジスタ１０、１２と、２個のＰ
ＭＯＳ型トランジスタ１４、１６とから構成されてい
る。A structural plan view showing an example of a conventional basic cell is shown in FIG. The basic cell shown in FIG.
Two NMOS type transistors 10 and 12 and two P
It is composed of MOS transistors 14 and 16.
【０００４】ＮＭＯＳ型トランジスタ１０は、ドレイン
２０ａと、ゲート２０ｂと、ソース２０ｃとから構成さ
れている。ドレイン２０ａと、ソース２０ｃはＮ型拡散
層の一部分であり、ゲート２０ｂはＮ型拡散層の上面に
設けられたゲート電極から構成されている。なお、Ｎ型
拡散層及び後述するＰ型拡散層は、図中ハッチングで示
されている。The NMOS type transistor 10 is composed of a drain 20a, a gate 20b and a source 20c. The drain 20a and the source 20c are a part of the N type diffusion layer, and the gate 20b is composed of a gate electrode provided on the upper surface of the N type diffusion layer. The N-type diffusion layer and the P-type diffusion layer to be described later are indicated by hatching in the figure.
【０００５】ＮＭＯＳ型トランジスタ１２は、ソース２
０ｄと、ゲート２０ｅと、ドレイン２０ｆとから構成さ
れている。ソース２０ｄと、ドレイン２０ｆはＮ型拡散
層の一部分であり、ゲート２０ｅはＮ型拡散層の上面に
設けられた金属配線から構成されている。なお、ソース
２０ｄは、ソース２０ｃと同一部材である。すなわち、
ＮＭＯＳ型トランジスタ１０のソース２０ｃは、ＮＭＯ
Ｓ型トランジスタ１２のソース２０ｄと接続されてい
る。The NMOS type transistor 12 has a source 2
0d, a gate 20e, and a drain 20f. The source 20d and the drain 20f are a part of the N type diffusion layer, and the gate 20e is composed of a metal wiring provided on the upper surface of the N type diffusion layer. The source 20d is the same member as the source 20c. That is,
The source 20c of the NMOS transistor 10 is an NMO.
It is connected to the source 20d of the S-type transistor 12.
【０００６】ＰＭＯＳ型トランジスタ１４は、ドレイン
２２ａと、ゲート２２ｂと、ソース２２ｃとから構成さ
れている。ドレイン２２ａと、ソース２２ｃはＰ型拡散
層の一部分であり、ゲート２２ｂはＰ型拡散層の上面に
設けられた金属配線から構成されている。The PMOS type transistor 14 is composed of a drain 22a, a gate 22b and a source 22c. The drain 22a and the source 22c are a part of the P type diffusion layer, and the gate 22b is composed of a metal wiring provided on the upper surface of the P type diffusion layer.
【０００７】ＰＭＯＳ型トランジスタ１６は、ソース２
２ｄと、ゲート２２ｅと、ドレイン２２ｆとから構成さ
れている。ソース２２ｄと、ドレイン２２ｆはＰ型拡散
層の一部分であり、ゲート２２ｅはＰ型拡散層の上面に
設けられた金属配線から構成されている。なお、ソース
２２ｄは、ソース２２ｃと同一部材である。すなわち、
ＰＭＯＳ型トランジスタ１４のソース２２ｃは、ＰＭＯ
Ｓ型トランジスタ１６のソース２２ｄと接続されてい
る。The PMOS type transistor 16 has a source 2
2d, a gate 22e, and a drain 22f. The source 22d and the drain 22f are a part of the P type diffusion layer, and the gate 22e is composed of a metal wiring provided on the upper surface of the P type diffusion layer. The source 22d is the same member as the source 22c. That is,
The source 22c of the PMOS transistor 14 is a PMO
It is connected to the source 22d of the S-type transistor 16.
【０００８】なお、図２中、黒丸で示されているグリッ
ドは、配線を設けることができる最小間隔を表す。すな
わち、配線は一般に黒丸に沿った箇所に設けられ、黒丸
の位置に通常スルーホールが開かれる。この置かれたス
ルーホール等を通じて配線と半導体部分とが接続する。
また、１個の基本セルの領域の範囲は点線で囲まれた矩
形の範囲である。Note that, in FIG. 2, the grid indicated by a black circle represents the minimum space in which wiring can be provided. That is, the wiring is generally provided along the black circle, and a through hole is usually opened at the position of the black circle. The wiring and the semiconductor portion are connected to each other through the placed through hole or the like.
The range of the area of one basic cell is a rectangular range surrounded by a dotted line.
【０００９】ＮＭＯＳ型とＰＭＯＳ型の計４個のトラン
ジスタを含む従来の基本セルは以上のように構成されて
いた。ところが、ゲートアレイ内にスタティックメモリ
セルを構築する場合、一般的には、２個のＮＭＯＳ型ト
ランジスタと、２個のＰＭＯＳ型トランジスタとでフリ
ップフロップ部を構成し、その他に２個のＮＭＯＳ型ト
ランジスタを用いて２個のパスゲートを構成している。
つまり、合計４個のＮＭＯＳ型トランジスタと、２個の
ＰＭＯＳ型トランジスタとから、一個のスタティック型
メモリセルが構成される。したがって、従来の４個のト
ランジスタからなる基本セルを用いると、２個の基本セ
ルを用いて１個のメモリセルが構成されることになる。
つまり、１個の基本セルを用いてフリップフロップ部が
構成され、他の１個の基本セルのうち２個のＮＭＯＳ型
トランジスタを用いてパスゲートが構成される。この結
果、２個のＰＭＯＳ型トランジスタが使用されないこと
になってしまうという問題があった。The conventional basic cell including a total of four transistors of the NMOS type and the PMOS type is constructed as described above. However, when constructing a static memory cell in the gate array, generally, two NMOS type transistors and two PMOS type transistors form a flip-flop section, and two NMOS type transistors are also provided. Are used to form two pass gates.
That is, one static memory cell is composed of a total of four NMOS type transistors and two PMOS type transistors. Therefore, if a conventional basic cell composed of four transistors is used, one memory cell is constructed using two basic cells.
That is, the flip-flop unit is configured by using one basic cell, and the pass gate is configured by using two NMOS type transistors in the other one basic cell. As a result, there is a problem that two PMOS type transistors are not used.
【００１０】また、ＲＯＭを構成する場合、一般的には
読みだし速度の向上を図るため、全てのトランジスタ
を、ＮＭＯＳ型トランジスタで構成することが行われて
いるが、この手法を用いると、従来のゲートアレイにお
いては、トランジスタの利用率が５０パーセント（半分
のＰＭＯＳ型トランジスタは使用されない）になってし
まう。Further, in the case of configuring a ROM, it is generally practiced to configure all transistors by NMOS type transistors in order to improve the reading speed. In the above gate array, the transistor utilization rate becomes 50% (half the PMOS type transistor is not used).
【００１１】そこで、これらのような問題を解決するた
めに、例えば、特開昭６３−３０６６３９号公報には、
２個のＰＭＯＳ型トランジスタと、４個のＮＭＯＳ型ト
ランジスタとを含む基本セルを有する半導体集積回路装
置が示されている。ここに示されている基本セルの平面
構成図が図３に示されている。なお、図２と同様に、Ｎ
型拡散層及びＰ型拡散層部はハッチングで示され、配線
の最小間隔を表すグリッドが黒丸で示されている。ま
た、同様に１個の基本セルの領域の範囲は点線で示され
ている矩形の範囲である。To solve these problems, for example, Japanese Patent Laid-Open No. 63-306639 discloses a
A semiconductor integrated circuit device having a basic cell including two PMOS type transistors and four NMOS type transistors is shown. A plan view of the basic cell shown here is shown in FIG. Note that, as in FIG. 2, N
The type diffusion layer and the P type diffusion layer portion are shown by hatching, and the grid showing the minimum wiring interval is shown by a black circle. Similarly, the range of the area of one basic cell is the rectangular range indicated by the dotted line.
【００１２】図３に示されているように、この基本セル
は図２の従来の基本セルと同一構成部分であるＣＭＯＳ
形成部３０と、ＮＭＯＳ型トランジスタのみを含む部分
であるＮＭＯＳ形成部３２とを含んでいる。新たに加え
られたＮＭＯＳ形成部３２は、２つのＮ型拡散層３４と
３６とを含んでおり、その上面にゲート電極３８を備え
た構成である。このような構成によりＮＭＯＳ形成部３
２は、ＮＭＯＳ型トランジスタ４０、４２を形成してい
る。なお、ゲート電極３８への配線がスルーホール等を
通じて接続されるゲート電極パッド３９は、このＮＭＯ
Ｓ形成部３２の端部に位置している。As shown in FIG. 3, this basic cell is a CMOS which is the same constituent part as the conventional basic cell of FIG.
It includes a forming portion 30 and an NMOS forming portion 32 which is a portion including only NMOS type transistors. The newly added NMOS formation portion 32 includes two N-type diffusion layers 34 and 36, and has a gate electrode 38 on the upper surface thereof. With such a configuration, the NMOS forming unit 3
2 forms NMOS type transistors 40 and 42. The gate electrode pad 39 to which the wiring to the gate electrode 38 is connected through a through hole is
It is located at the end of the S forming portion 32.
【００１３】このように上記公報に記載されている基本
セルを用いれば、１個の基本セルに２個のＰＭＯＳ型ト
ランジスタと、４個のＮＭＯＳ型トランジスタとが含ま
れているので、１個の基本セルでスタティックメモリセ
ルを構成することが可能である。また、ＰＭＯＳ型トラ
ンジスタ（２個）よりＮＭＯＳ型トランジスタ（４個）
の方が多いので、ＲＯＭを構成した場合にもトランジス
タの利用率が２／３となり、従来の５０パーセント（１
／２）に比べて改善されている。As described above, if the basic cell described in the above publication is used, one basic cell includes two PMOS type transistors and four NMOS type transistors, so that one basic cell is used. It is possible to configure a static memory cell with basic cells. Also, from the PMOS type transistor (2 pieces) to the NMOS type transistor (4 pieces)
Therefore, even if a ROM is configured, the transistor usage rate becomes 2/3, which is 50% (1
/ 2) is improved.
【００１４】また、図３と同様な基本セルが、特公平２
−４３３４９号公報にも記載されている。特に同号公報
の図４には、図３とほぼ同一の構造で２つのＮＭＯＳ型
トランジスタを含むＮＭＯＳ形成部が記載されている。A basic cell similar to that shown in FIG.
-43349 gazette. In particular, FIG. 4 of the same publication describes an NMOS formation portion including two NMOS type transistors with substantially the same structure as FIG.
【００１５】以上述べたような半導体集積回路装置は、
上記のように構成されているので、スタティックメモリ
セルを構成するのが容易である。しかし、図３から一見
して理解されるように、基本セルの中に未使用部分が生
じてしまう。上述したように、ゲートアレイは、基本セ
ルを敷き詰めたマスタースライスを元にして製造される
ので、基本セルの未使用部分の割合は、全体の未使用部
分の割合とほぼ一致する。その結果、図３に示されてい
るような基本セルを用いたゲートアレイは、未使用部分
の割合が極めて大きくなってしまい、面積効率の悪い半
導体集積回路装置しか実現できない。The semiconductor integrated circuit device as described above is
Since it is configured as described above, it is easy to configure a static memory cell. However, as can be seen at first glance from FIG. 3, there is an unused portion in the basic cell. As described above, since the gate array is manufactured based on the master slice in which the basic cells are spread, the ratio of the unused portion of the basic cell is substantially equal to the ratio of the unused portion of the whole. As a result, in the gate array using the basic cells as shown in FIG. 3, the ratio of the unused portion becomes extremely large, and only a semiconductor integrated circuit device having poor area efficiency can be realized.
【００１６】これは、ＮＭＯＳ形成部の横幅に由来する
問題である。すなわち、図２の構成では、基本セルの横
幅は３グリッドであるのに対し、図３の構成では、ＮＭ
ＯＳ形成部の横幅のため、基本セルの横幅は４グリッド
である。これは、図３に示されている従来の改良例の基
本セルは、２つのＮＭＯＳ型トランジスタ４０と４２と
の間に１グリッド分だけ間隙を設けているからである。
このような間隙を設けず、両トランジスタ４０、４２を
直接に隣接させると、電気的に結合してしまい１個のＮ
ＭＯＳ型トランジスタとなってしまう。This is a problem caused by the lateral width of the NMOS formation portion. That is, in the configuration of FIG. 2, the horizontal width of the basic cell is 3 grids, whereas in the configuration of FIG.
The width of the basic cell is 4 grids due to the width of the OS formation portion. This is because the basic cell of the conventional improved example shown in FIG. 3 has a gap of one grid between the two NMOS transistors 40 and 42.
If both the transistors 40 and 42 are directly adjacent to each other without providing such a gap, they will be electrically coupled and one N
It becomes a MOS transistor.
【００１７】また、図２と図３を比較することにより明
らかなように、図２の構成では、基本セルの横幅は３グ
リッドしか必要としないのに対し、図３の構成では、横
幅として４グリッド必要である。As is clear from a comparison between FIG. 2 and FIG. 3, in the configuration of FIG. 2, the horizontal width of the basic cell requires only 3 grids, whereas in the configuration of FIG. 3, the horizontal width is 4 grids. Grid required.
【００１８】本願発明者は、上記課題を解決するため
に、ゲート電極パッドを２つのＮ型拡散層の間に設けた
ＮＭＯＳ形成部を有する基本セルを開発した。この基本
セルの構造を図４に示す。図４に示されているように、
このような構造とすれば、２つのＮ型拡散層５４、５６
がゲート電極パッド５９で分離されるため、２つのＮ型
拡散層５４、５６とゲート電極パッド５９とを密に設置
することができるので、基本セルの横幅を３グリッドに
することができる。その結果、スタティックメモリセル
を構成するのに適した基本セルであって、面積利用率が
高い基本セルが得られる。したがって、この基本セルを
用いれば、スタティックメモリセルを構成しやすく、か
つ面積利用率の高い半導体集積回路が一応実現可能であ
る。In order to solve the above-mentioned problems, the inventor of the present invention has developed a basic cell having an NMOS formation portion in which a gate electrode pad is provided between two N-type diffusion layers. The structure of this basic cell is shown in FIG. As shown in FIG.
With such a structure, the two N-type diffusion layers 54 and 56 are formed.
Since the gate electrodes are separated by the gate electrode pad 59, the two N-type diffusion layers 54 and 56 and the gate electrode pad 59 can be closely arranged, so that the lateral width of the basic cell can be set to 3 grids. As a result, a basic cell suitable for forming a static memory cell and having a high area utilization rate can be obtained. Therefore, by using this basic cell, it is possible to easily form a static memory cell and to realize a semiconductor integrated circuit having a high area utilization ratio.
【００１９】[0019]
【発明が解決しようとする課題】図４に示されているよ
うに、この基本セルはＣＭＯＳ形成部５０は従来の基本
セルと同様の構成である。すなわち、１個のトランジス
タに対し、ゲート電極パッド６４が、ゲート電極の上下
に一個ずつ、計２個設けられている。ところが、基本セ
ルの横幅は３グリッド分あるのに対し、ゲート電極パッ
ド６４はほぼ１グリッド未満の幅しか要しないため、ゲ
ート電極パッド６４が設けられている部分にはおよそ１
グリッド分以上の未使用の領域が生じてしまった。図４
中、この未使用の領域が、Ｘで示されている。As shown in FIG. 4, the CMOS forming portion 50 of this basic cell has the same structure as the conventional basic cell. That is, two gate electrode pads 64 are provided for each transistor, one each above and below the gate electrode. However, while the lateral width of the basic cell is 3 grids, the gate electrode pad 64 requires a width of less than about 1 grid, so that the portion where the gate electrode pad 64 is provided has a width of about 1 grid.
An unused area over the grid has occurred. Figure 4
The unused area is indicated by X.
【００２０】本発明は、上記課題に鑑みなされたもの
で、その目的は、１個でスタティックメモリセルを構成
できる基本セルであって、かつ面積の利用率の高い基本
セル、を備えたゲートアレイ式の半導体集積回路装置を
得ることである。The present invention has been made in view of the above problems, and an object thereof is to provide a gate array which is a basic cell which can constitute a static memory cell with one cell and which has a high area utilization rate. Type semiconductor integrated circuit device.
【００２１】[0021]
【課題を解決するための手段】第一の本発明は、上述の
課題を解決するために、ＮＭＯＳ型トランジスタと、Ｐ
ＭＯＳ型トランジスタとを同数個含み、矩形領域を有す
るＣＭＯＳ形成部と、ＮＭＯＳ型トランジスタのみを含
み、矩形領域を有するＮＭＯＳ形成部と、を備えた矩形
領域を有する基本セルを含み、前記ＮＭＯＳ部は、第一
のＮ型拡散層と、前記第一のＮ型拡散層と所定の幅の間
隙を開けて隣接して設けられている第二のＮ型拡散層
と、前記所定の幅の間隙と交差し、前記第一及び第二の
Ｎ型拡散層の両拡散層にまたがって、前記両拡散層の上
面に設けられている帯状のゲート電極と、前記第一及び
第二のＮ型拡散層の領域に隣接して設けられ、前記所定
の幅の間隙の一端に設けられているゲート電極パッド
と、前記所定の幅の間隙に沿って設けられ、前記ゲート
電極と前記ゲート電極パッドとを電気的に接続する接続
ラインと、を含み、前記第一及び第二のＮ型拡散層の領
域の一部が、前記ＮＭＯＳ形成部からはみ出して、前記
ＣＭＯＳ形成部内の未使用の領域上に配置されているこ
とを特徴とする半導体集積回路装置である。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the first aspect of the present invention includes an NMOS transistor and a P-type transistor.
A basic cell having a rectangular area including the same number of MOS type transistors and having a rectangular area and a CMOS forming section having only a NMOS type transistor and an NMOS forming section having a rectangular area is provided. A first N-type diffusion layer, a second N-type diffusion layer provided adjacent to the first N-type diffusion layer with a gap of a predetermined width, and a gap of the predetermined width. The strip-shaped gate electrodes provided on the upper surfaces of the first and second N-type diffusion layers so as to cross each other and across the first and second N-type diffusion layers, and the first and second N-type diffusion layers. Of the gate electrode pad provided adjacent to the region of the predetermined width and provided at one end of the gap of the predetermined width and the gate electrode pad provided along the gap of the predetermined width. Including a connection line for electrically connecting, A part of the regions of the first and second N-type diffusion layers protrudes from the NMOS formation part and is arranged on an unused region in the CMOS formation part. is there.
【００２２】したがって、従来、未使用の領域であった
部分を拡散層の一部として使用可能である。Therefore, it is possible to use a portion which has been an unused region in the past as a part of the diffusion layer.
【００２３】第二の本発明は、上述の課題を解決するた
めに、ＮＭＯＳ型トランジスタと、ＰＭＯＳ型トランジ
スタとを同数個含み、矩形領域を有するＣＭＯＳ形成部
と、ＮＭＯＳ型トランジスタのみを含み、矩形領域を有
するＮＭＯＳ形成部と、を備えた矩形領域を有する基本
セルを含み、前記ＮＭＯＳ部は、第一のＮ型拡散層と、
前記第一のＮ型拡散層と所定の間隙を開けて隣接して設
けられている第二のＮ型拡散層と、前記第一及び第二の
Ｎ型拡散層を横断して、それらの上面に前記所定の間隙
と交差して設けられている帯状のゲート電極と、前記第
一及び第二のＮ型拡散層の領域に隣接して設けられ、前
記間隙に対向した位置に設けられているゲート電極パッ
ドと、前記所定の間隙に沿って設けられ、前記ゲート電
極と前記ゲート電極パッドとを電気的に接続する接続ラ
インと、を含み、前記ゲート電極パッドの領域の一部
が、前記ゲート電極パッドの属する基本セルの領域をは
み出して、その外部の未使用の領域に配置されているこ
とを特徴とする半導体集積回路である。In order to solve the above-mentioned problems, the second aspect of the present invention includes the same number of NMOS type transistors and PMOS type transistors, a CMOS forming portion having a rectangular area, and an NMOS type transistor only. An NMOS forming portion having a region, and a basic cell having a rectangular region including the NMOS forming portion, the NMOS portion including a first N-type diffusion layer,
A second N-type diffusion layer, which is provided adjacent to the first N-type diffusion layer with a predetermined gap therebetween, and an upper surface of the second N-type diffusion layer which traverses the first and second N-type diffusion layers. Is provided adjacent to the strip-shaped gate electrode provided to intersect with the predetermined gap and the regions of the first and second N-type diffusion layers, and is provided at a position facing the gap. A gate electrode pad; and a connection line that is provided along the predetermined gap and electrically connects the gate electrode and the gate electrode pad, and a part of a region of the gate electrode pad is the gate. The semiconductor integrated circuit is characterized in that it is arranged in an unused area outside the basic cell area to which the electrode pad belongs.
【００２４】したがって、外部の未使用の領域を、ゲー
ト電極パッドの一部の領域として使用可能である。Therefore, the unused area outside can be used as a partial area of the gate electrode pad.
【００２５】[0025]
【作用】第一の本発明においては、第一及び第二のＮ型
拡散層の領域の一部が、ＣＭＯＳ形成部内の未使用領域
に配置されている。したがって、ＣＭＯＳ形成部の未使
用領域を減少させることが可能である。In the first aspect of the present invention, a part of the regions of the first and second N-type diffusion layers are arranged in the unused region in the CMOS formation portion. Therefore, it is possible to reduce the unused area of the CMOS formation portion.
【００２６】第二の本発明においては、ゲート電極パッ
ドの領域の一部が、その属する基本セルの外部の未使用
領域に配置されているので、外部の未使用領域の面積を
減少させることが可能である。In the second aspect of the present invention, a part of the region of the gate electrode pad is arranged in the unused region outside the basic cell to which it belongs, so that the area of the external unused region can be reduced. It is possible.
【００２７】[0027]
【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described below with reference to the drawings.
【００２８】図１は、本発明の好適な実施例による半導
体集積回路装置の１個の基本セルの構成平面図である。
本構成平面図においても、図２と同様に、Ｎ型拡散層及
びＰ型拡散層部はハッチングで示され、配線の最小間隔
を表すグリッドが黒丸で示されている。また、同様に１
個の基本セルの領域の範囲は点線で示されている矩形の
範囲である。FIG. 1 is a plan view showing the configuration of one basic cell of a semiconductor integrated circuit device according to a preferred embodiment of the present invention.
Also in this configuration plan view, as in FIG. 2, the N-type diffusion layer and the P-type diffusion layer portions are shown by hatching, and the grid showing the minimum distance between wirings is shown by a black circle. Similarly, 1
The range of the area of each basic cell is a rectangular range indicated by a dotted line.
【００２９】図１に示されているように、この基本セル
は、図２の従来の基本セルと同一構成部分であるＣＭＯ
Ｓ形成部７０と、ＮＭＯＳ型トランジスタのみを含む部
分であるＮＭＯＳ形成部７２とを含んでいる。As shown in FIG. 1, this basic cell is a CMO which is the same constituent part as the conventional basic cell of FIG.
It includes an S formation portion 70 and an NMOS formation portion 72 which is a portion including only NMOS type transistors.
【００３０】本実施例において特徴的なことは、このＮ
ＭＯＳ形成部７２に含まれるＮＭＯＳ型トランジスタの
Ｎ型拡散領域７４、７６の一部がＣＭＯＳ形成部７０の
領域内にはみ出していることである。また、本実施例に
おいて他の特徴的なことは、このＮＭＯＳ形成部７２に
含まれるゲート電極パッド７９が、本基本セルの矩形の
領域の外にはみ出しており、他の基本セルの未使用領域
内に位置していることである。図１の下方においては、
一個の基本セルに隣接する他の基本セルの一部が図示さ
れており、他の基本セルの未使用の領域に前記ゲート電
極パッド７９が入り込んでいる様子が示されている。ま
た、逆に、図１の上方においては、一個の基本セルに隣
接する他の基本セルからのゲート電極パッド７９−２
が、中央の基本セルに対し、入り込んできている様子が
示されている。This embodiment is characterized by this N
That is, a part of the N-type diffusion regions 74 and 76 of the NMOS type transistor included in the MOS formation portion 72 protrudes into the area of the CMOS formation portion 70. In addition, another characteristic of this embodiment is that the gate electrode pad 79 included in the NMOS formation portion 72 protrudes outside the rectangular area of the basic cell, and is not used in another basic cell. It is located inside. In the lower part of FIG.
A part of another basic cell adjacent to one basic cell is shown, and it is shown that the gate electrode pad 79 enters an unused region of the other basic cell. On the contrary, in the upper part of FIG. 1, gate electrode pads 79-2 from another basic cell adjacent to one basic cell are formed.
However, it is shown that it has entered the basic cell in the center.
【００３１】このように、本実施例においては、ＮＭＯ
Ｓ形成部７２のＮ型拡散層７４、７６が、ＮＭＯＳ形成
部からはみ出し、隣接するＣＭＯＳ形成部７０の未使用
領域に配置されているので、未使用部分が減少し、半導
体基板の面積の有効利用を図ることができる。本実施例
においては、この未使用領域はＣＭＯＳ形成部７０のゲ
ート電極パッド８２の間に存在している。As described above, in this embodiment, the NMO is
Since the N-type diffusion layers 74 and 76 of the S forming portion 72 are located in the unused area of the adjacent CMOS forming portion 70, protruding from the NMOS forming portion, the unused portion is reduced and the area of the semiconductor substrate is effectively reduced. Can be used. In this embodiment, this unused region exists between the gate electrode pads 82 of the CMOS formation portion 70.
【００３２】また、ＮＭＯＳ形成部７２のゲート電極パ
ッド７９は、基本セルの領域からはみ出して、隣接して
設けられている他の基本セルの未使用領域に配置されて
いる。この未使用領域も、上述したのと同様に、他の基
本セルのＣＭＯＳ形成部７０−２のゲート電極パッド８
２−２の間に存在している。特に、本実施例において
は、ゲート電極パッド７９が、隣接する基本セルの未使
用領域に入り込み、その隣接する基本セルのゲート電極
パッドも、さらにそれに隣接する基本セルの未使用領域
に入り込んでいる。このように、次々と隣接する基本セ
ルの未使用領域を順に埋めていっているため、半導体集
積回路装置全体としても面積の有効利用を図ることが可
能である。The gate electrode pad 79 of the NMOS formation portion 72 is arranged in an unused region of another basic cell which is provided so as to extend from the region of the basic cell. This unused region is also the gate electrode pad 8 of the CMOS formation portion 70-2 of the other basic cell as described above.
It exists between 2 and 2. Particularly, in this embodiment, the gate electrode pad 79 enters the unused area of the adjacent basic cell, and the gate electrode pad of the adjacent basic cell also enters the unused area of the adjacent basic cell. . Since the unused areas of the adjacent basic cells are successively filled in this way, it is possible to effectively utilize the area of the entire semiconductor integrated circuit device.
【００３３】このように、本実施例においては、ＮＭＯ
Ｓ形成部７２の一部を従来未使用であった領域に移転し
て配置したため、基本セルの占める面積を減少させ、も
って半導体基板の面積の有効利用を図ることが可能であ
る。本実施例が示されている図１と、従来の基本セルが
示されている図４とを比較することにより、本実施例に
よれば、基本セルの縦の長さが１グリッド分短くなって
いることが理解されよう。As described above, in this embodiment, the NMO is
Since a part of the S forming portion 72 is moved and arranged in a conventionally unused region, it is possible to reduce the area occupied by the basic cell and to effectively utilize the area of the semiconductor substrate. By comparing FIG. 1 showing the present embodiment with FIG. 4 showing the conventional basic cell, according to the present embodiment, the vertical length of the basic cell is shortened by one grid. You will understand.
【００３４】以上述べたように、本実施例によれば、半
導体基板の面積の有効利用を図り、高集積度な半導体集
積回路装置を得ることができるという効果を有する。As described above, according to this embodiment, it is possible to effectively use the area of the semiconductor substrate and obtain a semiconductor integrated circuit device having a high degree of integration.
【００３５】[0035]
【発明の効果】以上述べたように、第一の本発明によれ
ば、ＮＭＯＳ形成部の第一及び第二のＮ型拡散層の領域
の一部が、ＣＭＯＳ形成部の未使用領域に移転して配置
されているため、未使用部分を減少させ、面積効率の高
い（同一機能でより小面積の）基本セルを得ることが可
能である。As described above, according to the first aspect of the present invention, a part of the regions of the first and second N-type diffusion layers of the NMOS formation portion is transferred to the unused area of the CMOS formation portion. Since they are arranged in the same manner, it is possible to reduce the unused portion and obtain a basic cell with high area efficiency (with the same function and a smaller area).
【００３６】したがって、スタティックメモリを構成す
るのに適した半導体集積回路装置であって、集積度が向
上した半導体集積回路装置を得られるという効果を有す
る。また、第二の本発明によれば、ＮＭＯＳ形成部のゲ
ート電極パッドの領域の一部が、その基本セルの外部の
未使用領域に移転して配置されているため、外部の未使
用部分の面積を減少させ、面積効率の高い半導体集積回
路装置を得ることが可能である。Therefore, there is an effect that it is possible to obtain a semiconductor integrated circuit device which is suitable for forming a static memory and which has an improved degree of integration. In addition, according to the second aspect of the present invention, a part of the gate electrode pad region of the NMOS formation portion is transferred to an unused region outside the basic cell, and thus the external unused portion It is possible to reduce the area and obtain a semiconductor integrated circuit device with high area efficiency.
【００３７】したがって、スタティックメモリを構成す
るのに適した半導体集積回路装置であって、集積度が向
上した半導体集積回路装置を得られるという効果を有す
る。Therefore, there is an effect that it is possible to obtain a semiconductor integrated circuit device which is suitable for forming a static memory and which has an improved degree of integration.
【図１】本発明の好適な実施例の半導体集積回路装置の
基本セルの構成平面図である。FIG. 1 is a configuration plan view of a basic cell of a semiconductor integrated circuit device according to a preferred embodiment of the present invention.
【図２】従来の半導体集積回路装置の基本セルの一例の
構成平面図である。FIG. 2 is a configuration plan view of an example of a basic cell of a conventional semiconductor integrated circuit device.
【図３】従来の半導体集積回路装置の改良された基本セ
ルの一例の構成平面図である。FIG. 3 is a configuration plan view of an example of an improved basic cell of a conventional semiconductor integrated circuit device.
【図４】従来の本願発明者によって改良された半導体集
積回路装置の基本セルの一例の構成平面図である。FIG. 4 is a configuration plan view of an example of a basic cell of a conventional semiconductor integrated circuit device improved by the inventor of the present application.
７０ ＣＭＯＳ形成部 ７２ ＮＭＯＳ形成部 ７４、７６ Ｎ型拡散層 ７９、７９−２ ゲート電極パッド ８２、８２−２ ゲート電極パッド 70 CMOS formation part 72 NMOS formation part 74, 76 N type diffusion layer 79, 79-2 Gate electrode pad 82, 82-2 Gate electrode pad
Claims (2)
トランジスタとを同数個含み、矩形領域を有するＣＭＯ
Ｓ形成部と、 ＮＭＯＳ型トランジスタのみを含み、矩形領域を有する
ＮＭＯＳ形成部と、 を備えた矩形領域を有する基本セルを含み、 前記ＮＭＯＳ部は、 第一のＮ型拡散層と、 前記第一のＮ型拡散層と所定の幅の間隙を開けて隣接し
て設けられている第二のＮ型拡散層と、 前記所定の幅の間隙と交差し、前記第一及び第二のＮ型
拡散層の両拡散層にまたがって、前記両拡散層の上面に
設けられている帯状のゲート電極と、 前記第一及び第二のＮ型拡散層の領域に隣接して設けら
れ、前記所定の幅の間隙の一端に設けられているゲート
電極パッドと、 前記所定の幅の間隙に沿って設けられ、前記ゲート電極
と前記ゲート電極パッドとを電気的に接続する接続ライ
ンと、 を含み、前記第一及び第二のＮ型拡散層の領域の一部
が、前記ＮＭＯＳ形成部からはみ出して、前記ＣＭＯＳ
形成部内の未使用の領域上に配置されていることを特徴
とする半導体集積回路装置。1. A CMO including the same number of NMOS type transistors and PMOS type transistors and having a rectangular region.
An S formation portion, an NMOS formation portion that includes only an NMOS transistor and has a rectangular region, and a basic cell that has a rectangular region that includes: The NMOS portion includes: a first N-type diffusion layer; A second N-type diffusion layer that is provided adjacent to the N-type diffusion layer with a predetermined width, and intersects with the second predetermined width and the first and second N-type diffusion layers. A strip-shaped gate electrode that is provided on the upper surfaces of both diffusion layers and is adjacent to the regions of the first and second N-type diffusion layers and that has the predetermined width. A gate electrode pad provided at one end of the gap, and a connection line provided along the gap having the predetermined width and electrically connecting the gate electrode and the gate electrode pad, Part of the regions of the first and second N-type diffusion layers is the NMO. Protrudes from the forming unit, the CMOS
A semiconductor integrated circuit device, characterized in that the semiconductor integrated circuit device is arranged on an unused region in a forming portion.
トランジスタとを同数個含み、矩形領域を有するＣＭＯ
Ｓ形成部と、 ＮＭＯＳ型トランジスタのみを含み、矩形領域を有する
ＮＭＯＳ形成部と、 を備えた矩形領域を有する基本セルを含み、 前記ＮＭＯＳ部は、 第一のＮ型拡散層と、 前記第一のＮ型拡散層と所定の間隙を開けて隣接して設
けられている第二のＮ型拡散層と、 前記第一及び第二のＮ型拡散層を横断して、それらの上
面に前記所定の間隙と交差して設けられている帯状のゲ
ート電極と、 前記第一及び第二のＮ型拡散層の領域に隣接して設けら
れ、前記間隙に対向した位置に設けられているゲート電
極パッドと、 前記所定の間隙に沿って設けられ、前記ゲート電極と前
記ゲート電極パッドとを電気的に接続する接続ライン
と、 を含み、前記ゲート電極パッドの領域の一部が、前記ゲ
ート電極パッドの属する基本セルの領域をはみ出して、
その外部の未使用の領域に配置されていることを特徴と
する半導体集積回路。2. A CMO including the same number of NMOS type transistors and PMOS type transistors and having a rectangular region.
An S formation portion, an NMOS formation portion that includes only an NMOS transistor and has a rectangular region, and a basic cell that has a rectangular region that includes: The NMOS portion includes: a first N-type diffusion layer; Second N-type diffusion layer provided adjacent to the N-type diffusion layer with a predetermined gap, and the predetermined N-type diffusion layer on the upper surface of the first and second N-type diffusion layers. Band-shaped gate electrode provided so as to intersect with the gap, and a gate electrode pad provided adjacent to the regions of the first and second N-type diffusion layers and provided at a position facing the gap. And a connection line that is provided along the predetermined gap and electrically connects the gate electrode and the gate electrode pad, and a part of the region of the gate electrode pad is Outside the area of the basic cell to which it belongs Te,
A semiconductor integrated circuit, which is arranged in an unused area outside thereof.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239573A JPH0689989A (en) | 1992-09-08 | 1992-09-08 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239573A JPH0689989A (en) | 1992-09-08 | 1992-09-08 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0689989A true JPH0689989A (en) | 1994-03-29 |
Family
ID=17046810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239573A Pending JPH0689989A (en) | 1992-09-08 | 1992-09-08 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0689989A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5698873A (en) * | 1996-03-08 | 1997-12-16 | Lsi Logic Corporation | High density gate array base cell architecture |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
| US5777354A (en) * | 1994-09-16 | 1998-07-07 | Lsi Logic Corporation | Low profile variable width input/output cells |
| US5917207A (en) * | 1993-07-01 | 1999-06-29 | Lsi Logic Corporation | Programmable polysilicon gate array base cell architecture |
| CN108933175A (en) * | 2017-05-26 | 2018-12-04 | 台湾积体电路制造股份有限公司 | Semiconductor device |
-
1992
- 1992-09-08 JP JP4239573A patent/JPH0689989A/en active Pending
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| CN108933175B (en) * | 2017-05-26 | 2023-03-03 | 台湾积体电路制造股份有限公司 | Semiconductor device, method for generating semiconductor device layout and non-transitory computer readable medium |
| US11844205B2 (en) | 2017-05-26 | 2023-12-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device including trimmed-gates and method of forming same |
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