JPH05218081A - Formation method of shallow semiconductor junction - Google Patents

Formation method of shallow semiconductor junction

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JPH05218081A JP4322805A JP32280592A JPH05218081A JP H05218081 A JPH05218081 A JP H05218081A JP 4322805 A JP4322805 A JP 4322805A JP 32280592 A JP32280592 A JP 32280592A JP H05218081 A JPH05218081 A JP H05218081A
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Abstract

PURPOSE: To form a shallow junction of improved junction characteristic in a first conductive-type single crystal Si substrate by diffusing an impurity in the substrate from a metal silicide layer for forming the junction. CONSTITUTION: Along the surface of a substrate 12, a metal silicide layer 30 for forming junctions is formed. The metal silicide is doped with a second conductive-type impurity, which is opposite reverse to that of a first conductive- type impurity. Ions of the second conductive-type impurity are embedded in the substrate 12 through the metal silicide layer 30, from which the impurity is diffused into the substrate 12 to form shallow source and drain regions, having improved leakage characteristics and suppressed breakdown characteristic.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、電界効果トランジスタ
の浅い接合を形成する方法、一層詳細には、改善された
漏れおよび降伏特性を有する浅い接合を形成する方法に
関する。FIELD OF THE INVENTION This invention relates to methods of forming shallow junctions in field effect transistors, and more particularly to methods of forming shallow junctions with improved leakage and breakdown characteristics.

【０００２】[0002]

【従来の技術】サブミクロン金属酸化物半導体電界効果
トランジスタ（ＭＯＳＦＥＴ）の製造にあたって、トラ
ンジスタに非常に浅い（１５０ｎｍ以下の深さ）ソース
／ドレイン領域（接合）を設けることは望ましい。浅い
接合は低い漏れ電流においてより低いシートおよびコン
タクト抵抗を有する。ケイ化された浅い接合は金属‐酸
化物抵抗および拡散シート抵抗の双方を下げることが見
い出されており、また、必要とされる低い注入量(dose)
のために、それらはイオン注入と結び付けられる基板損
傷を減ずる可能性を有する。これまで、浅いケイ化接合
は単結晶シリコンの基板の表面に沿ってコバルト、チタ
ン、タングステン、タンタルまたはモリブデンのケイ化
物のような金属ケイ化物の層を形成することにより形成
されてきた。ケイ化物の層はイオン注入により所望の伝
導性の不純物によりドープされる。デバイスは次いで浅
い接合を形成するべくケイ化物から基板のなかへドーパ
ントを拡散させるべく加熱される。このプロセスは米国
特許第 4,788,160号(R.H.Havemann 、１９８８年１１月
２９日）および米国特許第 4,816,423号(Havemann 、１
９８９年３月２８日）明細書に記載されている。高い注
入量（典型的に５×１０15不純物／ｃｍ2）の低い注入
エネルギーが専らケイ化物へのドーパントの注入を局限
するのに使用される。ドーパントは次いで基板のなかへ
拡散されるので、さもなければアニールアウトされなけ
ればならない基板への注入損傷は存在しない。2. Description of the Prior Art In the manufacture of submicron metal oxide semiconductor field effect transistors (MOSFETs), it is desirable to provide the transistors with very shallow (depth below 150 nm) source / drain regions (junctions). Shallow junctions have lower sheet and contact resistance at low leakage currents. A silicided shallow junction has been found to reduce both metal-oxide resistance and diffusion sheet resistance, and also requires the low dose required.
Because of, they have the potential to reduce substrate damage associated with ion implantation. Heretofore, shallow silicide junctions have been formed by forming a layer of metal silicide, such as cobalt, titanium, tungsten, tantalum or molybdenum silicide, along the surface of a single crystal silicon substrate. The silicide layer is doped with the desired conductive impurities by ion implantation. The device is then heated to diffuse the dopant from the silicide into the substrate to form a shallow junction. This process is described in US Pat. No. 4,788,160 (RH Havemann, November 29, 1988) and US Pat. No. 4,816,423 (Havemann, 1).
(March 28, 989). A low implant energy with a high implant dose (typically 5 × 10 15 impurities / cm 2 ) is used exclusively to localize the dopant implant into the silicide. Since the dopant is then diffused into the substrate, there is no implant damage to the substrate that would otherwise have to be annealed out.

【０００３】しかし、基板のなかに注入損傷が存在しな
いにもかかわらず、拡散された接合の漏れおよび降伏特
性はしばしば満足でない。このことは、プロセスが低温
処理と組み合わせて使用される時に特に真である。たと
えば、粗いケイ化物／シリコン基板と組み合わせてのケ
イ化物からの不十分な拡散はケイ化物スパイキングを惹
起し得る。その結果、接合の漏れを劣化させるショット
キダイオードが生成する。加えて、高いトーピングレベ
ルおよび非常に浅い接合深さでは、トンネリングを介し
てのソフトブレークダウンの危険も増大する。However, despite the absence of implant damage in the substrate, the leak and breakdown properties of diffused junctions are often unsatisfactory. This is especially true when the process is used in combination with low temperature treatment. For example, poor diffusion from silicide in combination with a coarse silicide / silicon substrate can cause silicide spiking. The result is a Schottky diode that degrades junction leakage. In addition, at high toping levels and very shallow junction depths, the risk of soft breakdown via tunneling is also increased.

【０００４】これらの問題のいくつかを克服するべく試
みられてきた１つの公知の方法は、拡散を助長するよう
に熱サイクルを増すことである。しかし、ケイ化物はケ
イ化物からシリコンのなかへドーパントをドライブする
のに必要とされるアニールサイクルに対して熱的に安定
でなければならない。非常にしばしばケイ化物が集塊
し、それにより界面の粗さを増させる。このことは望ま
しくないケイ化物スパイキングを助長する。また、他の
処理およびデバイスデザインが、使用され得る熱サイク
ルを制限し得る。One known method that has been attempted to overcome some of these problems is to increase thermal cycling to promote diffusion. However, the silicide must be thermally stable to the anneal cycle required to drive the dopant from the silicide into the silicon. Very often the agglomerates of the silicide agglomerate, which increases the roughness of the interface. This promotes unwanted silicide spiking. Also, other processing and device designs can limit the thermal cycles that can be used.

【０００５】他の公知の方法はケイ化物を通じてシリコ
ンのなかへのドーパントテイルの注入である。この方法
は、良好な接合を形成するためにケイ化物から拡散によ
り供給されなければならないドーパントの量を減ずる。
しかし、注入テイルはケイ化物の厚みの変動に非常に敏
感であるので、この方法を制御することは非常に困難で
あることが見い出されてきた。また、それはチャネリン
グによるケイ化物モルフォロジーに非常に関係する。こ
の方法の他の欠点は、注入ピークおよび注入テイルの濃
度が互いに無関係でないことである。こうして、ケイ化
物からの拡散のために必要とされるドーパントの量（す
なわち注入ピーク）およびケイ化物／シリコン基板界面
におけるドーパントの量（すなわち注入テイル）が無関
係に最適化され得ない。Another known method is the implantation of a dopant tail into the silicon through silicide. This method reduces the amount of dopant that must be provided by diffusion from the silicide to form a good junction.
However, it has been found that this method is very difficult to control because the implant tail is very sensitive to variations in silicide thickness. It is also highly relevant to the silicide morphology due to channeling. Another drawback of this method is that the concentration of the injection peak and the injection tail are independent of each other. Thus, the amount of dopant required for diffusion from the silicide (ie, implant peak) and the amount of dopant at the silicide / silicon substrate interface (ie, implant tail) cannot be independently optimized.

【０００６】さらに他の公知の方法は、注入ピークをケ
イ化物／シリコン基板界面の近くに有することである。
この方法はイオンビーム混合効果を最大化し、その結果
として界面を滑らかにし、またそれによりケイ化物スパ
イキングの危険を減ずる。しかし、金属ケイ化物からシ
リコン基板のなかへのかなりの金属ノックオンと接合に
おける結晶損傷とがこの方法の欠点である。また、注入
条件で生成されるストラグルと損傷を除去するのに必要
とされる延長された熱処理（アニーリング）とのために
接合がかなり深い。このことはこの方法を比較的深い
（１５０ｎｍ以上の）接合に制限する。Yet another known method is to have the implant peak near the silicide / silicon substrate interface.
This method maximizes the ion beam mixing effect, resulting in a smooth interface and thereby reducing the risk of silicide spiking. However, considerable metal knock-on from the metal silicide into the silicon substrate and crystal damage at the junction are the drawbacks of this method. Also, the junctions are fairly deep due to the struggles created by the implant conditions and the extended heat treatment (annealing) required to remove the damage. This limits the method to relatively deep (> 150 nm) junctions.

【０００７】別の公知の方法は、ケイ化物を通じての注
入を深くすることである。この方法ではドーパントのフ
ルドーズがケイ化物を通じてシリコンのなかへ高いエネ
ルギーで注入される。この方法はそれにより深い接合の
みに制限され、また、すべての高ドーズ注入と同様に、
それは基板のなかに著しい結晶損傷を発生する。また、
延長された熱処理が注入損傷を除去するのに必要とされ
る。Another known method is to deepen the implant through the silicide. In this method, a full dose of dopant is implanted at high energy into silicon through silicide. This method is thereby restricted to deep junctions only, and like all high dose implants,
It causes significant crystal damage in the substrate. Also,
An extended heat treatment is needed to remove the implant damage.

【０００８】[0008]

【発明が解決しようとする課題】本発明の課題は、金属
ケイ化物からの拡散により第１の伝導形式の単結晶シリ
コンの基板（基板）のなかに、改善された接合特性を有
する浅い接合を形成する方法を提案することである。An object of the present invention is to provide a shallow junction having improved junction characteristics in a substrate (substrate) of single crystal silicon of the first conductivity type by diffusion from a metal silicide. It is to propose a method of forming.

【０００９】本発明の他の課題は、浅いソースおよびド
レイン領域を有する電界効果トランジスタを製造する方
法を提案することである。Another object of the present invention is to propose a method of manufacturing a field effect transistor having shallow source and drain regions.

【００１０】[0010]

【課題を解決するための手段】上記の課題は、基板の表
面に沿って金属ケイ化物の層を形成する過程と、第１の
伝導形式の不純物と反対の第２の伝導形式の不純物によ
り金属ケイ化物をドープする過程と、第２の伝導形式の
不純物のイオンを金属ケイ化物層を通じて基板のなかへ
埋め込む過程と、接合を形成するべく金属ケイ化物層か
ら基板のなかへ不純物を拡散させる過程とを含んでいる
ことを特徴とする浅い接合の形成方法により解決され
る。SUMMARY OF THE INVENTION The above problems are met by the process of forming a layer of metal silicide along the surface of a substrate and by the impurities of the second conductivity type opposite the impurities of the first conductivity type. A step of doping with a silicide, a step of burying ions of a second conductivity type impurity into the substrate through the metal silicide layer, and a step of diffusing the impurity from the metal silicide layer into the substrate to form a junction. And a method for forming a shallow junction, characterized by including.

【００１１】また、上記の課題は、第１の伝導形式の単
結晶シリコンの基板の表面に沿ってシリコン二酸化物の
間隔をおかれた絶縁領域を形成する過程と、絶縁領域の
間の基板の表面の少なくとも一部分の上に薄いゲート誘
電体層を形成する過程と、ゲート誘電体層の上にまた絶
縁領域から間隔をおかれて導電性ポリシリコンのゲート
を形成する過程と、ゲートの各側と隣接する絶縁領域と
の間に基板の表面に沿って金属ケイ化物の分離した層を
形成する過程と、第１の伝導形式と反対の第２の伝導形
式の不純物により金属ケイ化物層をドープする過程と、
次いで第２の伝導形式の不純物のイオンを金属ケイ化物
層を通じて基板のなかへ埋め込む過程と、ソースおよび
ドレイン領域を形成するべく金属ケイ化物層から基板の
なかへ不純物を拡散させる過程とを含んでいることを特
徴とする電界効果トランジスタの製造方法により解決さ
れる。The above problem is also related to the process of forming a silicon dioxide-spaced insulating region along the surface of the substrate of the first conductivity type single crystal silicon, and the substrate between the insulating regions. Forming a thin gate dielectric layer on at least a portion of the surface, forming a gate of conductive polysilicon on the gate dielectric layer and spaced from the insulating region, and each side of the gate. Forming a discrete layer of metal silicide along the surface of the substrate between the substrate and the adjacent insulating region, and doping the metal silicide layer with impurities of a second conductivity type opposite the first conductivity type. The process of doing
And then implanting a second conductivity type impurity ion into the substrate through the metal silicide layer and diffusing the impurity from the metal silicide layer into the substrate to form source and drain regions. And a field effect transistor manufacturing method.

【００１２】[0012]

【実施例】本発明は、添付図面を参照しての以下の一層
詳細な説明から一層よく理解されよう。なお図面は正し
い尺度では描かれていない。The invention will be better understood from the following more detailed description with reference to the accompanying drawings. The drawings are not drawn to scale.

【００１３】いま図１を参照すると、本発明の方法に従
って（ソースおよびドレイン領域に対する）浅い接合を
形成されるべき金属酸化物半導体（ＭＯＳ）電界効果ト
ランジスタ（ＦＥＴ）１０（ＭＯＳＦＥＴとして知られ
ている）の出発構造の断面図が示されている。トランジ
スタ１０は約１×１０16不純物／ｃｍ3の典型的な不純
物濃度および表面１４を有する単結晶の基板（基板）１
２で出発する。ｎチャネルＭＯＳＦＥＴ１０（絶縁ゲー
ト電界効果トランジスタ（ＩＧＦＥＴ）と呼ばれる）に
対しては、基板１２はｐ形式の伝導性であり、またソー
スおよびドレイン領域はｎ形式の伝導性である。表面１
４の上に、トランジスタ１０が形成されるべき表面１４
の部分をカバーするマスキング層１６が設けられてい
る。マスキング層１６は一般にシリコン窒化物であり、
単独にもしくはシリコン二酸化物の層の上に設けられて
いる。間隔をおいてシリコン二酸化物の絶縁領域１８が
マスキング層１６の各側で表面１４に形成されている。
絶縁領域は、シリコン二酸化物を形成するべく酸化雰囲
気中で基板１２を加熱することにより形成される。Referring now to FIG. 1, a metal oxide semiconductor (MOS) field effect transistor (FET) 10 (known as a MOSFET) in which shallow junctions (for source and drain regions) are to be formed according to the method of the present invention. ) Is a cross-sectional view of the starting structure of FIG. Transistor 10 is a single crystal substrate 1 having a typical impurity concentration of about 1 × 10 16 impurities / cm 3 and surface 14.
Start at 2. For an n-channel MOSFET 10 (referred to as an insulated gate field effect transistor (IGFET)), the substrate 12 is p-type conductive and the source and drain regions are n-type conductive. Surface 1
4 on which the transistor 10 is to be formed 14
Is provided with a masking layer 16 for covering the above portion. Masking layer 16 is typically silicon nitride,
Provided alone or on a layer of silicon dioxide. Spaced silicon dioxide isolation regions 18 are formed on the surface 14 on each side of the masking layer 16.
The insulating region is formed by heating the substrate 12 in an oxidizing atmosphere to form silicon dioxide.

【００１４】いま図２を参照すると、トランジスタ１０
を製造する次のステップを示すトランジスタ１０の断面
図が示されている。マスキング層１６が適当なエッチン
グ剤により除去される。次いで、絶縁領域１８の間の表
面１４の上にシリコン二酸化物の薄いゲート誘電体層２
０を形成するべく、基板１２が酸化雰囲気中で加熱され
る。ドープされたポリシリコンのゲート２２が次いで絶
縁領域１８の間の表面１４の一部分を覆ってゲート誘電
体層２０の上に形成される。ゲート２２は、ゲート誘電
体層２０および絶縁領域１８の全表面を覆ってポリシリ
コンの層をデポジットし、またポリシリコン層をｎ形式
伝導性に対するリンのような所望の伝導形式の不純物で
ドープすることにより形成される。シリコン二酸化物、
シリコン窒化物もしくは両者の組み合わせのマスキング
層２４が次いで、ゲートを形成すべきポリシリコン層の
部分を覆って形成される。ポリシリコン層の残りの部分
が次いで適当なエッチング剤により除去されて、ゲート
２２を残す。Referring now to FIG. 2, transistor 10
A cross-sectional view of a transistor 10 is shown showing the next step in manufacturing The masking layer 16 is removed with a suitable etchant. A thin gate dielectric layer 2 of silicon dioxide is then deposited on the surface 14 between the insulating regions 18.
The substrate 12 is heated in an oxidizing atmosphere to form a zero. A gate 22 of doped polysilicon is then formed over gate dielectric layer 20 over a portion of surface 14 between insulating regions 18. The gate 22 deposits a layer of polysilicon over the entire surface of the gate dielectric layer 20 and the insulating region 18 and also doping the polysilicon layer with an impurity of the desired conductivity type, such as phosphorus for n-type conductivity. It is formed by Silicon dioxide,
A masking layer 24 of silicon nitride or a combination of both is then formed over the portion of the polysilicon layer where the gate is to be formed. The remaining portion of the polysilicon layer is then removed with a suitable etchant, leaving gate 22.

【００１５】シリコン二酸化物もしくはシリコン窒化物
の側壁スペーサ２６が次いでゲート２２の側面に沿って
形成され得る。これは、ゲート２２の各側にゲート２２
およびゲート誘電体層２０を覆って材料の層をデポジッ
トすることにより達成される。この層は次いで基板１２
の表面１４に実質的に垂直にエッチする異方性のエッチ
によりエッチされる。これは側壁スペーサ２６を除いて
層のすべてを除去する。また、ゲート２２の各側におけ
る基板表面１４の上のゲート誘電体層２０の部分が、表
面１４を露出するべくエッチングにより除去される。Silicon dioxide or silicon nitride sidewall spacers 26 may then be formed along the sides of the gate 22. This is gate 22 on each side of gate 22
And by depositing a layer of material over the gate dielectric layer 20. This layer is then the substrate 12
Is etched by an anisotropic etch that etches substantially perpendicular to the surface 14 of the. This removes all of the layers except the sidewall spacers 26. Also, portions of gate dielectric layer 20 above substrate surface 14 on each side of gate 22 are etched away to expose surface 14.

【００１６】コバルト、チタン、タングステン、タンタ
ルまたはモリブデンのような適当な金属の層２８が次い
で側壁スペーサ２６と絶縁領域１８との間の露出された
基板表面１４の上にデポジットされる。これは選択的な
デポジションにより、または全デバイスを覆って金属を
被覆しまたフォトリトグラフィおよびエッチングにより
ゲート２２および絶縁領域１８の上から金属を除去する
ことにより達成され得る。デバイスは次いで、側壁スペ
ーサ２６と絶縁領域１８との間の基板表面１４に沿って
金属ケイ化物層３０を形成するべく金属層２８を基板１
２のシリコンと反応させるように、使用される金属に関
係して約７００〜８００°Ｃの適当な温度で加熱され
る。加熱ステップは、約５０ｎｍの厚みの金属ケイ化物
層３０を形成するべく、使用される金属に関係して、約
３０秒以上または以下の時間にわたり行われる。もし所
望であれば、金属層２８のすべての超過金属が適当なエ
ッチング剤により除去され得る。しかし、金属ケイ化物
層３０の上にこのような超過金属を残すことにより、金
属ケイ化物層３０への良好な接触が可能にされる。A layer 28 of a suitable metal such as cobalt, titanium, tungsten, tantalum or molybdenum is then deposited on the exposed substrate surface 14 between the sidewall spacers 26 and the insulating region 18. This may be accomplished by selective deposition or by metallizing over the entire device and removing metal from the gate 22 and over the insulating region 18 by photolithography and etching. The device then deposits a metal layer 28 on the substrate 1 to form a metal silicide layer 30 along the substrate surface 14 between the sidewall spacers 26 and the insulating region 18.
It is heated at a suitable temperature of about 700-800 ° C., depending on the metal used, so as to react with 2 silicon. The heating step is performed for a time of about 30 seconds or more, depending on the metal used, to form a metal silicide layer 30 of about 50 nm thickness. If desired, all excess metal of metal layer 28 can be removed with a suitable etchant. However, leaving such excess metal on the metal silicide layer 30 allows good contact to the metal silicide layer 30.

【００１７】いま図３を参照すると、本発明による方法
の次のステップの間のトランジスタ１０の断面図が示さ
れている。シリコン二酸化物もしくはシリコン窒化物の
薄いキャッピング層３２が次いで絶縁領域１８、金属ケ
イ化物層３０およびゲート２２を覆ってデポジットされ
る。金属ケイ化物層３０が次いで、トランジスタ１０の
そこに形成されるべきソースおよびドレイン領域に対す
る所望の伝導形式の高い濃度の不純物でドープされる。
矢印３４により示されているように、これはイオン注入
により達成される。イオン注入は約２０ｋｅＶの比較的
低い注入エネルギーでヒ素のような所望の不純物で約５
×１０15不純物／ｃｍ2の高い濃度で行われる。低いエ
ネルギーが使用されるのは、不純物が金属ケイ化物層に
のみ注入され、基板１２を貫かないようにするためであ
る。Referring now to FIG. 3, there is shown a cross-sectional view of transistor 10 during the next step of the method according to the present invention. A thin capping layer 32 of silicon dioxide or silicon nitride is then deposited over insulating region 18, metal silicide layer 30 and gate 22. Metal silicide layer 30 is then doped with a high concentration of impurities of the desired conduction type for the source and drain regions of transistor 10 to be formed therein.
This is accomplished by ion implantation, as indicated by arrow 34. Ion implantation is performed with a relatively low implantation energy of about 20 keV and about 5% of desired impurities such as arsenic
It is performed at a high concentration of × 10 15 impurities / cm 2 . The low energies are used so that impurities are only implanted in the metal silicide layer and do not penetrate the substrate 12.

【００１８】いま図４を参照すると、本発明による方法
の次のステップの間のトランジスタ１０の断面図が示さ
れている。矢印３６により示されているように、金属ケ
イ化物層３０のなかに注入されたものと同一の不純物の
イオンが次いで金属層２８および金属ケイ化物層３０を
通じて金属ケイ化物層３０のすぐ下の基板１２の領域の
なかへ注入される。注入はヒ素の３×１０14不純物／ｃ
ｍ2のドーズのような低ドーズで行われ、使用可能な範
囲は１×１０14〜１×１０15不純物／ｃｍ2のオーダー
である。しかし、注入は、金属ケイ化物層３０を貫くよ
うに、より高いエネルギー、典型的には約１５０ｋｅＶ
で行われる。Referring now to FIG. 4, there is shown a cross-sectional view of transistor 10 during the next step of the method according to the present invention. Ions of the same impurities implanted in the metal silicide layer 30, as shown by arrow 36, then pass through metal layer 28 and metal silicide layer 30 to the substrate immediately below metal silicide layer 30. Implanted into 12 regions. Implantation is 3 × 10 14 impurities / c of arsenic
It is performed at a low dose, such as a dose of m 2 , and the usable range is on the order of 1 × 10 14 to 1 × 10 15 impurities / cm 2 . However, the implant is higher energy, typically about 150 keV, to penetrate the metal silicide layer 30.
Done in.

【００１９】いま図５を参照すると、本発明による方法
の最終ステップを示すトランジスタ１０の断面図が示さ
れている。基板１２は次いで、金属ケイ化物層３０から
基板１２のなかへ不純物を拡散させるべく、約５分間に
わたり約９００°Ｃの温度で加熱することにより熱処理
される。これは基板１２のなかにソースおよびドレイン
領域３８を形成する。ソースおよびドレイン領域３８は
各々、金属ケイ化物層３０から不純物により形成された
金属ケイ化物層３０に隣接して高濃度にドープされた浅
い領域４０を有する。高濃度にドープされた領域４０の
下に勾配伝導性領域４２が低ドーズ注入により発生され
る。基板１２の熱処理の間に、キャッピング層３２が金
属ケイ化物層３０から周囲への不純物の拡散を防止す
る。トランジスタ１０がソースおよびドレイン領域３８
およびゲート２２への接触（図示せず）を形成すること
により完成される。ｎチャネルトランジスタ１０に対し
ては、ドレインおよびソース領域３８は共にｎ形式伝導
性であり、また基板１２はｐ形式伝導性である。従っ
て、ドレインおよびソース領域３８の各々はその外縁３
８ａにおいて基板１２とｐ‐ｎ接合を形成する。Referring now to FIG. 5, there is shown a cross-sectional view of transistor 10 showing the final steps of the method according to the present invention. Substrate 12 is then heat treated by heating at a temperature of about 900 ° C. for about 5 minutes to diffuse impurities from metal silicide layer 30 into substrate 12. This forms source and drain regions 38 in substrate 12. Source and drain regions 38 each have a heavily doped shallow region 40 adjacent to metal silicide layer 30 formed by impurities from metal silicide layer 30. Below the heavily doped region 40, a gradient conductive region 42 is created by low dose implantation. During heat treatment of substrate 12, capping layer 32 prevents diffusion of impurities from metal silicide layer 30 into the surroundings. Transistor 10 has source and drain regions 38
And contact to gate 22 (not shown). For n-channel transistor 10, both drain and source regions 38 are n-type conductive and substrate 12 is p-type conductive. Therefore, each of the drain and source regions 38 has its outer edge 3
A pn junction is formed with the substrate 12 at 8a.

【００２０】本発明の方法では、低ドーズ注入は基板１
２の表面１４のなかの結晶損傷を避けるのに十分に低い
が、接合形成を達成するのには十分に高い。これは基板
１２のなかへ金属ケイ化物層３０のなかへ不純物の高い
ドーゼージを拡散させるステップの間にケイ化物スパイ
キングおよびショットキダイオード生成を抑制する。ま
た、ソース／ドレイン領域３８の勾配領域４２は改善さ
れた接合特性を与える。また、金属ケイ化物層３０およ
び基板１２の界面における粗さおよび拡散条件に関係し
て、注入パラメータは高ドーズ注入から独立して最適化
され得る。加えて、低ドーズ注入は、絶縁領域１８の縁
の下にドープされた領域４４を有する領域３８を形成す
るべく、金属ケイ化物層３０を貫くだけでなく絶縁領域
１８の縁をも貫く。これは接合３８の周辺における漏れ
特性を改善すると共にエリア接合漏れを減じ、またソフ
トブレークダウンを抑制する。こうして本発明の方法は
改善された漏れ特性および抑制された降伏特性を有する
浅いソースおよびドレイン領域を形成する。In the method of the present invention, the low dose implant is applied to the substrate 1.
2 low enough to avoid crystal damage in the surface 14, but high enough to achieve a junction formation. This suppresses silicide spiking and Schottky diode formation during the step of diffusing the impurity-rich dose into the metal silicide layer 30 into the substrate 12. Also, the graded regions 42 of the source / drain regions 38 provide improved junction characteristics. Also, with respect to roughness and diffusion conditions at the interface of metal silicide layer 30 and substrate 12, implant parameters can be optimized independently of high dose implants. In addition, the low dose implant not only penetrates the metal silicide layer 30 but also the edge of the insulating region 18 to form a region 38 having a doped region 44 below the edge of the insulating region 18. This improves leakage characteristics around the junction 38, reduces area junction leakage, and suppresses soft breakdown. Thus, the method of the present invention forms shallow source and drain regions with improved leakage and suppressed breakdown characteristics.

【００２１】いま図６を参照すると、従来の方法を使用
して製造された多数のトランジスタおよび本発明の方法
を使用して製造されたトランジスタに対して縦軸に接合
電流（アンペア）、横軸に接合バイアス（ボルト）をと
ったグラフが示されている。破線（ａ）は、コバルトケ
イ化物の層のなかへ低いエネルギー（２０ｋｅＶ）で高
ドーズのヒ素（５×１０15不純物／ｃｍ2）を注入し、
次いで２分間にわたり９００°Ｃでシリコン基板のなか
へヒ素を拡散させることにより製造されたトランジスタ
に対する特性を示す。このトランジスタは高い漏れ電流
を有することが見られる。これは主に不十分な拡散によ
り惹起されるケイ化物スパイキングの結果である。Referring now to FIG. 6, for a number of transistors manufactured using the conventional method and transistors manufactured using the method of the present invention, the vertical axis is the junction current (ampere), the horizontal axis is the abscissa. A graph with the junction bias (volt) taken is shown in FIG. The broken line (a) shows that high-dose arsenic (5 × 10 15 impurities / cm 2 ) is implanted at a low energy (20 keV) into a cobalt silicide layer,
It then shows the properties for a transistor made by diffusing arsenic into a silicon substrate at 900 ° C. for 2 minutes. It can be seen that this transistor has a high leakage current. This is primarily a result of silicide spiking caused by insufficient diffusion.

【００２２】鎖線（ｂ）は、高いエネルギー（１５０ｋ
ｅＶ）で金属ケイ化物層を通じて完全に高ドーズのヒ素
（５×１０15不純物／ｃｍ2）を注入し、また２分間に
わたり９００°Ｃで熱処理することにより製造されたト
ランジスタの特性を示す。これはまだ、イオン注入によ
り生ずるシリコン基板中の結晶損傷の結果として高い漏
れ電流を生ずる。The chain line (b) has a high energy (150 k).
The characteristics of the transistor produced by completely implanting high dose arsenic (5 × 10 15 impurities / cm 2 ) through the metal silicide layer at eV) and heat treatment at 900 ° C. for 2 minutes are shown. This still results in high leakage currents as a result of crystal damage in the silicon substrate caused by ion implantation.

【００２３】点線（ｃ）は、熱処理ステップの温度サイ
クルが４０分間、８００°Ｃにより続かれる５分間、９
００°Ｃに増されたことを例外として線（ａ）に対する
仕方と類似の仕方で製造されたトランジスタの特性を示
す。これは約＋５Ｖまでの逆漏れに改善を示すが、＋５
Ｖ以上で望ましくなく高く、また増大するする漏れによ
り特徴付けられている。The dotted line (c) shows that the temperature cycle of the heat treatment step is 40 minutes, 5 minutes followed by 800 ° C., 9 minutes.
Figure 6 shows the characteristics of a transistor manufactured in a manner similar to that for line (a) with the exception that it was increased to 00 ° C. This shows an improvement in reverse leakage up to about + 5V, but + 5V
It is characterized by an undesirably high and increasing leakage above V.

【００２４】実践（ｄ）は、前記のように本発明に従っ
て製造されたトランジスタの特性を示す。逆接合漏れが
全電圧範囲にわたって数桁も減ぜられており、またソフ
トブレークダウンの形跡が存在しないことが見られる。
本発明のこの方法は改善されたｐ‐ｎ接合を有する浅い
ソースおよびドレイン領域を有するＭＯＳ電界効果トラ
ンジスタを製造し得る。順方向バイアス領域（０〜−２
Ｖ）では、線ｂ）およびｃ）は線ｄ）およびａ）とそれ
ぞれ合致する。Practice (d) shows the characteristics of a transistor manufactured according to the invention as described above. It can be seen that the reverse junction leakage is reduced by orders of magnitude over the entire voltage range and there is no evidence of soft breakdown.
This method of the present invention can produce a MOS field effect transistor having shallow source and drain regions with improved pn junctions. Forward bias region (0 to -2
In V) lines b) and c) match lines d) and a) respectively.

【００２５】本発明の特別な実施例は単に本発明の一般
的原理の例であることは理解されよう。種々の変形が前
記の原理に従って行われ得る。たとえば、絶縁領域１８
は基板１２の表面１４の酸化以外の方法により形成され
得る。さらに、ソースおよびドレイン接合３８を形成す
るのに使用される不純物は所望の伝導形式に関係して変
更され得る。さらに、不純物の濃度および注入のために
使用されるエネルギーは所望の不純物の濃度および注入
の深さに関係して多少変更され得る。It will be appreciated that the particular embodiments of the invention are merely illustrative of the general principles of the invention. Various modifications can be made according to the principles described above. For example, the insulating region 18
Can be formed by methods other than oxidation of the surface 14 of the substrate 12. Further, the impurities used to form the source and drain junctions 38 can be modified depending on the desired conduction type. In addition, the concentration of impurities and the energy used for implantation can vary somewhat depending on the concentration of impurities desired and the depth of implantation.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の方法の１つのステップでのＭＯＳ電界
効果トランジスタの断面図。1 is a cross-sectional view of a MOS field effect transistor in one step of the method of the present invention.

【図２】本発明の方法の１つのステップでのＭＯＳ電界
効果トランジスタの断面図。FIG. 2 is a cross-sectional view of a MOS field effect transistor in one step of the method of the present invention.

【図３】本発明の方法の１つのステップでのＭＯＳ電界
効果トランジスタの断面図。FIG. 3 is a cross-sectional view of a MOS field effect transistor in one step of the method of the present invention.

【図４】本発明の方法の１つのステップでのＭＯＳ電界
効果トランジスタの断面図。FIG. 4 is a cross-sectional view of a MOS field effect transistor in one step of the method of the present invention.

【図５】本発明の方法の１つのステップでのＭＯＳ電界
効果トランジスタの断面図。FIG. 5 is a cross-sectional view of a MOS field effect transistor in one step of the method of the present invention.

【図６】従来の方法および本発明の方法により製造され
た種々のトランジスタに対する接合電界効果トランジス
タと接合バイアスとの間の関係を示すグラフ。FIG. 6 is a graph showing the relationship between junction field effect transistor and junction bias for various transistors manufactured by the conventional method and the method of the present invention.

【符号の説明】[Explanation of symbols]

１０ ＭＯＳ電界効果トランジスタ １２ 基板 １４ 表面 １６ マスキング層 １８ 絶縁領域 ２０ 誘電体領域 ２２ ゲート ２６ 側壁スペーサ ２８ 金属層 ３０ 金属ケイ化物層 ３２ キャッピング層 10 MOS Field Effect Transistor 12 Substrate 14 Surface 16 Masking Layer 18 Insulating Region 20 Dielectric Region 22 Gate 26 Sidewall Spacer 28 Metal Layer 30 Metal Silicide Layer 32 Capping Layer

フロントページの続き (72)発明者 ハインリツヒ イヨツト ツアイニンガー アメリカ合衆国 05452 ヴアーモント エセツクス ジヤンクシヨン サンセツト ドライブ ６ (72)発明者 ウイルフリート ハンシユ アメリカ合衆国 05445 ヴアーモント チヤーロツテ アールアール２ ボツクス 2078Front Page Continuation (72) Inventor Heinrich Hiyotto Zuininger United States 05452 Vermont Esetsux Jiangxion Sanset Drive 6 (72) Inventor Willfleet Hansyu United States 05445 Vuermont Charolotte Earl 2 Box 2078

Claims (31)

【特許請求の範囲】[Claims] 【請求項１】 基板の表面における第１の伝導形式のシ
リコンの基板のなかに浅い接合を形成する方法におい
て、 基板の表面に沿って金属ケイ化物の層を形成する過程
と、 第１の伝導形式の不純物と反対の第２の伝導形式の不純
物により金属ケイ化物をドープする過程と、 第２の伝導形式の不純物のイオンを金属ケイ化物層を通
じて基板のなかへ埋め込む過程と、 接合を形成するべく金属ケイ化物層から基板のなかへ不
純物を拡散させる過程とを含んでいることを特徴とする
浅い半導体接合の形成方法。1. A method of forming a shallow junction in a substrate of a first conductivity type silicon on a surface of a substrate, the method comprising: forming a layer of metal silicide along the surface of the substrate; Doping the metal silicide with a second conductivity type impurity opposite to that of the second conductivity type impurity, and implanting ions of the second conductivity type impurity into the substrate through the metal silicide layer, and forming a junction. A method for forming a shallow semiconductor junction, the method including diffusing impurities from a metal silicide layer into a substrate. 【請求項２】 金属ケイ化物層のなかへのみ１つの伝導
形式のイオンを注入することにより金属ケイ化物がドー
プされることを特徴とする請求項１記載の方法。2. The method of claim 1, wherein the metal silicide is doped by implanting ions of one conductivity type only into the metal silicide layer. 【請求項３】 金属ケイ化物層が約５×１０15不純物／
ｃｍ2の濃度に、また約２０ｋｅＶのエネルギーでドー
プされることを特徴とする請求項２記載の方法。3. The metal silicide layer comprises about 5 × 10 15 impurities /
Method according to claim 2, characterized in that it is doped to a concentration of cm 2 and with an energy of about 20 keV. 【請求項４】 イオンがイオン注入により金属ケイ化物
層を通じて基板のなかへ埋め込まれることを特徴とする
請求項２記載の方法。4. The method of claim 2 wherein the ions are implanted by ion implantation into the substrate through the metal silicide layer. 【請求項５】 金属ケイ化物層を通じて基板のなかへ注
入されるイオンの濃度が金属ケイ化物層のなかへ注入さ
れる不純物の濃度よりも小さく、またより高いエネルギ
ーで実行されることを特徴とする請求項４記載の方法。5. The method is characterized in that the concentration of ions implanted into the substrate through the metal silicide layer is lower than the concentration of impurities implanted into the metal silicide layer, and is performed at higher energy. The method of claim 4, wherein 【請求項６】 金属ケイ化物層を通じて基板のなかへ注
入されるイオンの濃度が約３×１０14不純物／ｃｍ2で
あり、また約１５０ｋｅＶのエネルギーで実行されるこ
とを特徴とする請求項５記載の方法。6. The concentration of ions implanted into the substrate through the metal silicide layer is about 3 × 10 14 impurities / cm 2 and is performed at an energy of about 150 keV. The method described. 【請求項７】 金属ケイ化物層が約５×１０15不純物／
ｃｍ2の濃度にドープされ、また約２０ｋｅＶのエネル
ギーで実行されることを特徴とする請求項６記載の方
法。7. The metal silicide layer comprises about 5 × 10 15 impurities /
7. A method according to claim 6, characterized in that it is doped to a concentration of cm < 2 > and is carried out with an energy of about 20 keV. 【請求項８】 金属ケイ化物層が、基板の表面上に金属
の層をデポジットし、またケイ化物を形成する温度に基
板を加熱することにより形成されることを特徴とする請
求項５記載の方法。8. The metal silicide layer of claim 5, wherein the metal silicide layer is formed by depositing a layer of metal on the surface of the substrate and heating the substrate to a temperature at which the silicide is formed. Method. 【請求項９】 基板を加熱することにより不純物が金属
ケイ化物から基板のなかへ拡散されることを特徴とする
請求項８記載の方法。9. The method of claim 8 wherein the impurities are diffused from the metal silicide into the substrate by heating the substrate. 【請求項１０】 不純物を金属ケイ化物層から基板のな
かへ拡散させるべく基板が約９００°Ｃで約５分間にわ
たり加熱されることを特徴とする請求項９記載の方法。10. The method of claim 9 wherein the substrate is heated at about 900 ° C. for about 5 minutes to diffuse impurities from the metal silicide layer into the substrate. 【請求項１１】 浅いソースおよびドレイン領域を有す
る電界効果トランジスタを製造する方法において、 第１の伝導形式の単結晶シリコンの基板の表面に前記表
面から絶縁されている伝導性のゲートを形成する過程
と、 基板の表面に沿って前記ゲートの各側に金属ケイ化物の
層を形成する過程と、 第１の伝導形式の不純物と反対の第２の伝導形式の不純
物により金属ケイ化物層をドープする過程と、 第２の伝導形式の不純物のイオンを金属ケイ化物層を通
じて基板のなかへ埋め込む過程と、 ソースおよびドレイン領域を形成するべく金属ケイ化物
層から基板のなかへ不純物を拡散させる過程とを含んで
いることを特徴とする電界効果トランジスタの製造方
法。11. A method of manufacturing a field effect transistor having shallow source and drain regions, the method comprising forming a conductive gate insulated from a surface of a substrate of single crystal silicon of a first conductivity type. Forming a layer of metal silicide on each side of the gate along the surface of the substrate, and doping the metal silicide layer with an impurity of a second conductivity type opposite to an impurity of a first conductivity type. A step of implanting a second conductivity type impurity ion into the substrate through the metal silicide layer, and a step of diffusing the impurity from the metal silicide layer into the substrate to form source and drain regions. A method of manufacturing a field effect transistor, characterized in that the method comprises: 【請求項１２】 金属ケイ化物層のなかへのみ１つの伝
導形式のイオンを注入することにより金属ケイ化物層が
ドープされることを特徴とする請求項１１記載の方法。12. The method of claim 11, wherein the metal silicide layer is doped by implanting ions of one conductivity type only into the metal silicide layer. 【請求項１３】 金属ケイ化物層が約５×１０15不純物
／ｃｍ2の濃度に、また約２０ｋｅＶのエネルギーでド
ープされることを特徴とする請求項１２記載の方法。13. The method of claim 12 wherein the metal silicide layer is doped to a concentration of about 5 × 10 15 impurities / cm 2 and an energy of about 20 keV. 【請求項１４】 イオンがイオン注入により金属ケイ化
物層を通じて基板のなかへ埋め込まれることを特徴とす
る請求項１２記載の方法。14. The method of claim 12, wherein the ions are implanted into the substrate through the metal silicide layer by ion implantation. 【請求項１５】 金属ケイ化物層を通じて基板のなかへ
注入されるイオンの濃度が金属ケイ化物層のなかへ注入
される不純物の濃度よりも小さく、またより高いエネル
ギーで実行されることを特徴とする請求項１４記載の方
法。15. The concentration of ions implanted into the substrate through the metal silicide layer is lower than the concentration of impurities implanted into the metal silicide layer, and is performed at higher energy. 15. The method of claim 14, wherein 【請求項１６】 金属ケイ化物層を通じて基板のなかへ
注入されるイオンの濃度が約３×１０14不純物／ｃｍ2
であり、また約１５０ｋｅＶのエネルギーで実行される
ことを特徴とする請求項１５記載の方法。16. The concentration of ions implanted into the substrate through the metal silicide layer is about 3 × 10 14 impurities / cm 2.
And is performed at an energy of about 150 keV. 【請求項１７】 金属ケイ化物層が、基板の表面上に金
属の層をデポジットし、またケイ化物を形成する温度に
基板を加熱することにより形成されることを特徴とする
請求項１５記載の方法。17. The metal silicide layer of claim 15, wherein the metal silicide layer is formed by depositing a layer of metal on the surface of the substrate and heating the substrate to a temperature that forms a silicide. Method. 【請求項１８】 基板を加熱することにより不純物が金
属ケイ化物層から基板のなかへ拡散されることを特徴と
する請求項１６記載の方法。18. The method of claim 16 wherein the impurities are diffused from the metal silicide layer into the substrate by heating the substrate. 【請求項１９】 不純物を金属ケイ化物層から基板のな
かへ拡散させるべく基板が約９００°Ｃで約５分間にわ
たり加熱されることを特徴とする請求項１８記載の方
法。19. The method of claim 18, wherein the substrate is heated at about 900 ° C. for about 5 minutes to diffuse impurities from the metal silicide layer into the substrate. 【請求項２０】 金属ケイ化物層の形成に先立ってシリ
コン二酸化物の側壁スペーサがゲートの側に沿って形成
され、また金属ケイ化物層が側壁スペーサに隣接して形
成されることを特徴とする請求項１１記載の方法。20. A silicon dioxide sidewall spacer is formed along the side of the gate prior to the formation of the metal silicide layer, and a metal silicide layer is formed adjacent to the sidewall spacer. The method according to claim 11. 【請求項２１】 浅いソースおよびドレイン領域を有す
る電界効果トランジスタを製造する方法において、 第１の伝導形式の単結晶シリコンの基板の表面に沿って
シリコン二酸化物の間隔をおかれた絶縁領域を形成する
過程と、 絶縁領域の間の基板の表面の少なくとも一部分の上に薄
いゲート誘電体層を形成する過程と、 ゲート誘電体層の上にまた絶縁領域から間隔をおかれて
導電性ポリシリコンのゲートを形成する過程と、 ゲートの各側と隣接する絶縁領域との間に基板の表面に
沿って金属ケイ化物の分離した層を形成する過程と、 第１の伝導形式と反対の第２の伝導形式の不純物により
金属ケイ化物層をドープする過程と、次いで第２の伝導
形式の不純物のイオンを金属ケイ化物層を通じて基板の
なかへ埋め込む過程と、 ソースおよびドレイン領域を形成するべく金属ケイ化物
層から基板のなかへ不純物を拡散させる過程とを含んで
いることを特徴とする電界効果トランジスタの製造方
法。21. A method of manufacturing a field effect transistor having shallow source and drain regions, the method comprising forming silicon dioxide spaced insulating regions along a surface of a substrate of single crystal silicon of a first conductivity type. Forming a thin gate dielectric layer over at least a portion of the surface of the substrate between the insulating regions, and a conductive polysilicon layer over the gate dielectric layer and spaced from the insulating regions. Forming a gate, forming a separate layer of metal silicide along the surface of the substrate between each side of the gate and the adjacent insulating region, and a second opposite of the first conduction type. Doping the metal silicide layer with a conductivity type impurity, and then implanting ions of a second conductivity type impurity into the substrate through the metal silicide layer; Diffusing impurities from the metal silicide layer into the substrate to form a drain region. 【請求項２２】 金属ケイ化物層のなかへのみ１つの伝
導形式のイオンを注入することにより金属ケイ化物層が
ドープされることを特徴とする請求項２１記載の方法。22. The method of claim 21, wherein the metal silicide layer is doped by implanting ions of one conductivity type only into the metal silicide layer. 【請求項２３】 イオンがイオン注入により金属ケイ化
物層を通じて基板のなかへ埋め込まれることを特徴とす
る請求項２２記載の方法。23. The method of claim 22, wherein the ions are implanted by ion implantation through the metal silicide layer into the substrate. 【請求項２４】 金属ケイ化物層を通じて基板のなかへ
注入されるイオンの濃度が金属ケイ化物層のなかへ注入
されるイオンの濃度よりも小さいことを特徴とする請求
項２３記載の方法。24. The method of claim 23, wherein the concentration of ions implanted into the substrate through the metal silicide layer is less than the concentration of ions implanted into the metal silicide layer. 【請求項２５】 金属ケイ化物層に注入されるイオンの
濃度が約５×１０15不純物／ｃｍ2であり、また約２０
ｋｅＶのエネルギーで注入され、また金属ケイ化物層を
通じて基板のなかへ注入されるイオンの濃度が約３×１
０14不純物／ｃｍ2であり、また約１５０ｋｅＶのエネ
ルギーで注入されることを特徴とする請求項２４記載の
方法。25. The concentration of ions implanted into the metal silicide layer is about 5 × 10 15 impurities / cm 2 and about 20.
The concentration of ions implanted at an energy of keV and through the metal silicide layer into the substrate is about 3 × 1.
0 14 is an impurity / cm 2, also the method of claim 24, wherein the injected energy of about 150 keV. 【請求項２６】 金属ケイ化物層が、基板の表面上に金
属の層をデポジットし、またケイ化物を形成する温度に
基板を加熱することにより形成されることを特徴とする
請求項２３記載の方法。26. The metal silicide layer of claim 23, wherein the metal silicide layer is formed by depositing a layer of metal on the surface of the substrate and heating the substrate to a temperature that forms a silicide. Method. 【請求項２７】 基板を加熱することにより不純物が金
属ケイ化物層から基板のなかへ拡散されることを特徴と
する請求項２６記載の方法。27. The method of claim 26, wherein the impurities are diffused from the metal silicide layer into the substrate by heating the substrate. 【請求項２８】 金属ケイ化物層の形成に先立って側壁
スペーサがゲートの各側に沿って形成され、また金属ケ
イ化物層が側壁スペーサと絶縁領域との間に形成される
ことを特徴とする請求項２７記載の方法。28. A sidewall spacer is formed along each side of the gate prior to the formation of the metal silicide layer, and a metal silicide layer is formed between the sidewall spacer and the insulating region. The method of claim 27. 【請求項２９】 請求項１のプロセスにより製造された
電界効果トランジスタ。29. A field effect transistor manufactured by the process of claim 1. 【請求項３０】 請求項１１のプロセスにより製造され
た電界効果トランジスタ。30. A field effect transistor manufactured by the process of claim 11. 【請求項３１】 請求項２１のプロセスにより製造され
た電界効果トランジスタ。31. A field effect transistor manufactured by the process of claim 21.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06181219A (en) * 1992-12-15 1994-06-28 Kawasaki Steel Corp Manufacture of semiconductor device
US6498080B1 (en) * 1993-11-05 2002-12-24 Agere Systems Guardian Corp. Transistor fabrication method
US5395787A (en) * 1993-12-01 1995-03-07 At&T Corp. Method of manufacturing shallow junction field effect transistor
KR0135163B1 (en) * 1993-12-16 1998-04-22 문정환 Manufacturing method of mos transistor with shallow
US5413957A (en) * 1994-01-24 1995-05-09 Goldstar Electron Co., Ltd. Method for fabricating MOS transistor having source/drain region of shallow junction and silicide film
US5439831A (en) * 1994-03-09 1995-08-08 Siemens Aktiengesellschaft Low junction leakage MOSFETs
US5444024A (en) * 1994-06-10 1995-08-22 Advanced Micro Devices, Inc. Method for low energy implantation of argon to control titanium silicide formation
US5648673A (en) * 1994-12-28 1997-07-15 Nippon Steel Corporation Semiconductor device having metal silicide film on impurity diffused layer or conductive layer
US5624867A (en) * 1995-05-24 1997-04-29 National Science Council Low temperature formation of palladium silicided shallow junctions using implant through metal/silicide technology
US5569624A (en) * 1995-06-05 1996-10-29 Regents Of The University Of California Method for shallow junction formation
JPH0982814A (en) * 1995-07-10 1997-03-28 Denso Corp Semiconductor integrated circuit device and manufacture thereof
US20020197838A1 (en) * 1996-01-16 2002-12-26 Sailesh Chittipeddi Transistor fabrication method
US5766998A (en) * 1996-12-27 1998-06-16 Vanguard International Semiconductor Corporation Method for fabricating narrow channel field effect transistors having titanium shallow junctions
WO1998032176A1 (en) * 1997-01-21 1998-07-23 Advanced Micro Devices, Inc. As/P HYBRID nLDD JUNCTION AND MEDIUM Vdd OPERATION FOR HIGH SPEED MICROPROCESSORS
TW396646B (en) 1997-09-11 2000-07-01 Lg Semicon Co Ltd Manufacturing method of semiconductor devices
KR100425147B1 (en) * 1997-09-29 2004-05-17 주식회사 하이닉스반도체 Method for manufacturing semiconductor device
US6096616A (en) * 1998-05-18 2000-08-01 Advanced Micro Devices, Inc. Fabrication of a non-ldd graded p-channel mosfet
US6025242A (en) * 1999-01-25 2000-02-15 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions including an insulating spacer by thermal oxidation creating taper-shaped isolation
US6022771A (en) * 1999-01-25 2000-02-08 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions
US5998273A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions
US5998248A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region
JP3381252B2 (en) * 1999-06-30 2003-02-24 日本電気株式会社 Semiconductor device and manufacturing method thereof
JP3991564B2 (en) * 2000-08-25 2007-10-17 株式会社村田製作所 Piezoelectric ceramic composition and piezoelectric element
KR100940530B1 (en) * 2003-01-17 2010-02-10 삼성전자주식회사 Silicon optoelectronic device manufacturing method and Silicon optoelectronic device manufactured by thereof and Image input and/or output apparatus applied it
KR100446622B1 (en) * 2002-01-10 2004-09-04 삼성전자주식회사 Silicon optoelectronic device and light emitting device applied it
KR100612875B1 (en) * 2004-11-24 2006-08-14 삼성전자주식회사 Silicon optoelectronic device manufacturing method and Silicon optoelectronic device manufactured by thereof and Image input and/or output apparatus applied it
KR20060059327A (en) * 2004-11-27 2006-06-01 삼성전자주식회사 Silicon optoelectronic device manufacturing method and silicon optoelectronic device manufactured by thereof and image input and/or output apparatus applied it
US9006104B2 (en) 2013-06-05 2015-04-14 Globalfoundries Inc. Methods of forming metal silicide regions on semiconductor devices using millisecond annealing techniques

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0054259B1 (en) * 1980-12-12 1986-08-06 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device of the mis type
US4622735A (en) * 1980-12-12 1986-11-18 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device utilizing self-aligned silicide regions
US4558507A (en) * 1982-11-12 1985-12-17 Nec Corporation Method of manufacturing semiconductor device
JPH0695563B2 (en) * 1985-02-01 1994-11-24 株式会社日立製作所 Semiconductor device
CA1216962A (en) * 1985-06-28 1987-01-20 Hussein M. Naguib Mos device processing
US4843023A (en) * 1985-09-25 1989-06-27 Hewlett-Packard Company Process for forming lightly-doped-drain (LDD) without extra masking steps
JPH07101677B2 (en) * 1985-12-02 1995-11-01 株式会社東芝 Method for manufacturing semiconductor device
EP0248988B1 (en) * 1986-06-10 1990-10-31 Siemens Aktiengesellschaft Method of producing highly integrated complementary mos field-effect transistor circuits
US5028554A (en) * 1986-07-03 1991-07-02 Oki Electric Industry Co., Ltd. Process of fabricating an MIS FET
US4788160A (en) * 1987-03-31 1988-11-29 Texas Instruments Incorporated Process for formation of shallow silicided junctions
US4816423A (en) * 1987-05-01 1989-03-28 Texas Instruments Incorporated Bicmos process for forming shallow npn emitters and mosfet source/drains
US4774204A (en) * 1987-06-02 1988-09-27 Texas Instruments Incorporated Method for forming self-aligned emitters and bases and source/drains in an integrated circuit
JPS63313818A (en) * 1987-06-17 1988-12-21 Hitachi Ltd Manufacture of semiconductor device
US4900688A (en) * 1987-06-25 1990-02-13 The United States Of America As Represented By The Secretary Of The Air Force Pseudo uniphase charge coupled device fabrication by self-aligned virtual barrier and virtual gate formation
US4922311A (en) * 1987-12-04 1990-05-01 American Telephone And Telegraph Company Folded extended window field effect transistor
US4914500A (en) * 1987-12-04 1990-04-03 At&T Bell Laboratories Method for fabricating semiconductor devices which include sources and drains having metal-containing material regions, and the resulting devices
US4912053A (en) * 1988-02-01 1990-03-27 Harris Corporation Ion implanted JFET with self-aligned source and drain
US4835112A (en) * 1988-03-08 1989-05-30 Motorola, Inc. CMOS salicide process using germanium implantation
JP2706460B2 (en) * 1988-03-14 1998-01-28 富士通株式会社 Ion implantation method
JPH0324733A (en) * 1989-06-22 1991-02-01 Toshiba Corp Semiconductor device and manufacture thereof

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