JPH04317357A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明は,半導体装置の製造方法
,特に浅い不純物添加領域へのコンタクトホールの形成
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a contact hole in a shallow doped region.
【0002】集積回路の微細化に伴い,極めて浅い拡散
層又は浅い接合を有する領域に電極を形成する必要が生
じた。かかる薄い不純物添加領域への電極形成では,不
純物添加領域の表面近傍のダメージが素子特性の劣化を
引き起こす。With the miniaturization of integrated circuits, it has become necessary to form electrodes in regions with extremely shallow diffusion layers or shallow junctions. When electrodes are formed in such thin doped regions, damage near the surface of the impurity doped regions causes deterioration of device characteristics.
【0003】このため,厚い絶縁酸化膜を貫き下地基板
表面に達するコンタクトホールを,精密にかつ下地基板
の表面に深いダメージを与えることなく形成する方法が
求められている。[0003] Therefore, there is a need for a method of forming a contact hole that penetrates a thick insulating oxide film and reaches the surface of the base substrate precisely and without causing deep damage to the surface of the base substrate.
【0004】0004
【従来の技術】シリコン基板上の絶縁酸化膜にコンタク
トホールを形成するための穴を穿つ方法として,従来は
反応性イオンエッチングの如き異方性イオンエッチング
が用いられていた。2. Description of the Related Art Conventionally, anisotropic ion etching such as reactive ion etching has been used as a method for forming contact holes in an insulating oxide film on a silicon substrate.
【0005】かかる異方性イオンエッチングは,通常プ
ラズマの形成により生成されたイオンに電界を加えて高
エネルギー粒子とし,これを絶縁酸化膜へ衝突させるこ
とにより異方性を有するエッチングが行われる。[0005] Such anisotropic ion etching is usually performed by applying an electric field to ions generated by plasma formation to turn them into high-energy particles, and causing the particles to collide with an insulating oxide film, thereby performing anisotropic etching.
【0006】従って,エッチング面近傍は高エネルギー
粒子の衝突によるダメージを受けている。さらに,表面
は炭素,弗素等により汚染された層に覆われている。こ
のため,コンタクトホールの底に生ずるダメージ層を除
去するために,シリコン基板の表面数十nmをかかるダ
メージを生ずることのない等方性エッチングにより除去
することが必要とされている。[0006] Therefore, the vicinity of the etched surface is damaged by collisions with high-energy particles. Furthermore, the surface is covered with a layer contaminated with carbon, fluorine, etc. Therefore, in order to remove the damaged layer that occurs at the bottom of the contact hole, it is necessary to remove several tens of nanometers from the surface of the silicon substrate by isotropic etching that does not cause such damage.
【0007】[0007]
【発明が解決しようとする課題】上述の様に,従来のコ
ンタクトホールの形成方法では,コンタクトホールの底
にダメージ層が形成されるために,ダメージ層を除去す
るためシリコン基板の表面を数十nmの深さまでエッチ
ングする必要があった。[Problems to be Solved by the Invention] As mentioned above, in the conventional method of forming a contact hole, a damaged layer is formed at the bottom of the contact hole. It was necessary to perform etching to a depth of nm.
【0008】このため,コンタクトをとるため表面に高
不純物濃度層が形成された領域,例えばソース又はドレ
イン領域では,表面の高不純物濃度層がエッチングされ
てなくなり,コンタクト抵抗が大きくなるという欠点が
あった。また,浅い拡散層へのコンタクトでは,拡散層
表面がエッチングされて薄くなりコンタクト面とp−n
接合とが接近するため接合リーク電流の増加を招くとい
う問題があった。[0008] Therefore, in regions where a high impurity concentration layer is formed on the surface to make contact, such as a source or drain region, the high impurity concentration layer on the surface is etched away and the contact resistance increases. Ta. In addition, when contacting a shallow diffusion layer, the surface of the diffusion layer is etched and thinned, and the contact surface and p-n
There is a problem in that the junctions are brought close together, leading to an increase in junction leakage current.
【0009】本発明は,シリコン表面にダメージを導入
することなく絶縁酸化膜を異方性イオンエッチングして
,コンタクトホールを形成する半導体装置の製造方法を
提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device in which contact holes are formed by anisotropic ion etching of an insulating oxide film without causing damage to the silicon surface.
【0010】0010
【課題を解決するための手段】図1及び図2は本発明の
実施例工程図であり,コンタクトホールの形成工程を断
面により表している。[Means for Solving the Problems] FIGS. 1 and 2 are process diagrams of an embodiment of the present invention, in which the process of forming a contact hole is shown in cross section.
【0011】上述した課題を解決するための本発明の第
一の構成は,図1を参照して,シリコン基板1上に堆積
した絶縁酸化膜10を異方性イオンエッチングして該基
板1とのコンタクトホール12を形成する方法において
,該基板1表面と該絶縁酸化膜10との間に該異方性イ
オンエッチングにおいて酸化膜に対して大きな選択比を
有するストッパ層11を設ける工程と,該ストッパ層1
1をストッパとして該絶縁酸化膜10に前記コンタクト
ホール12となるべき穴を上記異方性イオンエッチング
により穿つ工程と,該穴の底のストッパ層11を等方性
エッチングにより除去して該コンタクトホール12を形
成する工程とを有することを特徴として構成され,及び
,第二の構成は,第一の構成の半導体装置の製造方法に
おいて,上記ストッパ層11は,上記シリコン基板1上
に形成された酸化膜3と,該酸化膜3上に堆積したポリ
シリコン膜7A又は酸化アルミニュウム膜14とからな
ることを特徴として構成される。Referring to FIG. 1, the first configuration of the present invention for solving the above-mentioned problems is to perform anisotropic ion etching on an insulating oxide film 10 deposited on a silicon substrate 1 to separate the substrate 1 from the insulating oxide film 10. A method for forming a contact hole 12 includes the steps of providing a stopper layer 11 having a large selectivity to the oxide film in the anisotropic ion etching between the surface of the substrate 1 and the insulating oxide film 10; Stopper layer 1
1 as a stopper to form a hole to become the contact hole 12 in the insulating oxide film 10 by the anisotropic ion etching, and removing the stopper layer 11 at the bottom of the hole by isotropic etching to form the contact hole. 12, and a second configuration is the method for manufacturing a semiconductor device according to the first configuration, wherein the stopper layer 11 is formed on the silicon substrate 1. The structure is characterized by consisting of an oxide film 3 and a polysilicon film 7A or an aluminum oxide film 14 deposited on the oxide film 3.
【0012】0012
【作用】本発明では,図1を参照して,絶縁酸化膜10
のエッチングには異方性イオンエッチングが用いられる
。このため,厚い絶縁酸化膜10を精密かつ高速に加工
できる。[Operation] In the present invention, referring to FIG.
Anisotropic ion etching is used for etching. Therefore, the thick insulating oxide film 10 can be processed precisely and at high speed.
【0013】他方,異方性イオンエッチングはストッパ
層11で停止される。このため,異方性イオンエッチン
グに伴い生ずるダメージは,ストッパ層11内に留まり
下地のシリコン基板1には導入されないのである。On the other hand, the anisotropic ion etching is stopped at the stopper layer 11. Therefore, damage caused by anisotropic ion etching remains within the stopper layer 11 and is not introduced into the underlying silicon substrate 1.
【0014】さらに,本発明では,ストッパ層11をド
ライ又はウエット方式の等方性エッチングにより除去し
てシリコン表面を露呈する。この等方性エッチングは,
高エネルギー粒子を利用しないことから露呈したシリコ
ン表面にダメージを導入することがない。従って,従来
の方法の如くコンタクトホール12形成後にシリコン表
面をエッチングする必要がなく,コンタクト抵抗の増大
及び接合リーク電流の増加を招くことがないのである。Furthermore, in the present invention, the stopper layer 11 is removed by dry or wet isotropic etching to expose the silicon surface. This isotropic etching is
Since high-energy particles are not used, no damage is introduced to the exposed silicon surface. Therefore, unlike the conventional method, there is no need to etch the silicon surface after forming the contact hole 12, and an increase in contact resistance and junction leakage current does not occur.
【0015】かかる効果を得るために,ストッパ層11
は異方性イオンエッチングにおいて絶縁酸化膜10に対
する選択比が大きく,かつ等方性エッチングにおいてシ
リコンに対するエッチ速度が大きな層とされる。In order to obtain such an effect, the stopper layer 11
is a layer that has a high selection ratio with respect to the insulating oxide film 10 in anisotropic ion etching and a high etch rate with respect to silicon in isotropic etching.
【0016】このようなストッパ層11の材料として,
例えばSi3 N4 又は各種の金属を用いることがで
きる。さらに2層からなる層,例えば薄い酸化膜3上に
ポリシリコン又はSi3 N4 の薄膜を形成したもの
をストッパ層11とすることもできる。このとき,スト
ッパ層11の除去はポリシリコン又はSi3 N4 を
エッチングした後に,さらに酸化膜3のエッチングとい
う2段階のエッチングにより行われる。[0016] As the material of such a stopper layer 11,
For example, Si3 N4 or various metals can be used. Furthermore, the stopper layer 11 can be made of a two-layered layer, for example, a thin film of polysilicon or Si3 N4 formed on the thin oxide film 3. At this time, the stopper layer 11 is removed by etching the polysilicon or Si3 N4 and then etching the oxide film 3 in two steps.
【0017】この2層のストッパ層とすることにより,
異方性エッチングのストッパとしての性質と等方性エッ
チングでシリコンを残して除去される性質とを,異なる
特性をもつ層に格別に分担させることができる。このた
め,ストッパ層11の絶縁酸化膜10に対する選択比と
シリコン基板1に対する選択比とを同時に大きくするこ
とが容易になるという効果を奏する。By using these two stopper layers,
The property of acting as a stopper in anisotropic etching and the property of removing silicon while leaving it behind in isotropic etching can be uniquely shared by layers with different properties. Therefore, it is possible to easily increase the selectivity of the stopper layer 11 with respect to the insulating oxide film 10 and the selectivity with respect to the silicon substrate 1 at the same time.
【0018】なお,ストッパ層11は絶縁酸化膜10に
較べ極めて薄くてよく,等方性エッチングによる加工精
度の劣化は通常無視できる範囲にある。Note that the stopper layer 11 may be much thinner than the insulating oxide film 10, and deterioration in processing accuracy due to isotropic etching is usually within a negligible range.
【0019】[0019]
【実施例】本発明を実施例に即して図1を参照して説明
する。先ず,図1(a)を参照して,シリコン基板1に
通常のMOSトランジスタ製造工程により,酸化分離帯
2,表面を高濃度としたソース及びドレイン領域4,5
,厚さ8nmのゲート酸化膜3,及びゲート電極6を形
成する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained based on an embodiment with reference to FIG. First, referring to FIG. 1(a), a silicon substrate 1 is formed with an oxide isolation band 2, source and drain regions 4 and 5 with high concentration on the surface, using a normal MOS transistor manufacturing process.
, a gate oxide film 3 with a thickness of 8 nm, and a gate electrode 6 are formed.
【0020】次いで,図1(b)を参照して,厚さ20
nmのポリシリコン膜7をCVD又はスパッタにより堆
積する。次いで,図1(c)を参照して,レジストパタ
ーン8をマスクとしてドライエッチングによりコンタク
トホール12を形成すべき部分のポリシリコン膜7Aを
残してポリシリコン膜7を除去し,ポリシリコン膜7A
と酸化膜3とからなるストッパ層11を形成した後,レ
ジストを除去する。Next, referring to FIG. 1(b), a thickness of 20
A polysilicon film 7 having a thickness of 7 nm is deposited by CVD or sputtering. Next, referring to FIG. 1(c), the polysilicon film 7 is removed by dry etching using the resist pattern 8 as a mask, leaving only the polysilicon film 7A where the contact hole 12 is to be formed.
After forming the stopper layer 11 consisting of the oxide film 3 and the oxide film 3, the resist is removed.
【0021】次いで,図1(d)を参照して,リンガラ
スフローにより厚さ600nmの絶縁酸化膜10を堆積
し,その上にレジスト9を塗布し,フォトリソグラフに
よりコンタクトホールパターン12Aを開口する。Next, referring to FIG. 1(d), an insulating oxide film 10 with a thickness of 600 nm is deposited by phosphor glass flow, a resist 9 is applied thereon, and a contact hole pattern 12A is opened by photolithography. .
【0022】次いで,図1(e)を参照して,CF4
とCHF3の混合ガスを用いた平行平板型の反応性イオ
ンエッチングにより,コンタクトホールパターン12A
がポリシリコン7Aに達するまで絶縁酸化膜10を異方
性エッチングする。このとき,ポリシリコン膜7Aは異
方性エッチングのストッパとして機能する。Next, referring to FIG. 1(e), CF4
Contact hole pattern 12A was formed by parallel plate reactive ion etching using a mixed gas of
The insulating oxide film 10 is anisotropically etched until it reaches the polysilicon 7A. At this time, the polysilicon film 7A functions as a stopper for anisotropic etching.
【0023】次いで,図1(f)を参照して,ポリシリ
コン層7Aのコンタクトホールパターン12Aの底の部
分を,等方性エッチング,例えばCF4 とO2 との
混合ガスを用いたイオンエッチング, 或いは弗硝酸を
用いたウエットエッチングにより除去する。Next, referring to FIG. 1(f), the bottom portion of the contact hole pattern 12A of the polysilicon layer 7A is etched by isotropic etching, for example, ion etching using a mixed gas of CF4 and O2, or It is removed by wet etching using fluoronitric acid.
【0024】なお,ポリシリコン層7Aの表面側の一部
を予め異方性イオンエッチングを用いて除去することに
より,等方性エッチングによる加工精度の劣化を少なく
することができる。Note that by removing a portion of the surface side of the polysilicon layer 7A using anisotropic ion etching in advance, deterioration in processing accuracy due to isotropic etching can be reduced.
【0025】次いで,図1(g)を参照して,酸化膜3
のコンタクトホールパターン12Aの底の部分を,等方
性エッチング,例えばCF4 とH2 の混合ガスを用
いた等方性のプラズマエッチング,あるいはバッファ弗
酸によるウエットエッチングにより除去してシリコン表
面を露呈させる。Next, referring to FIG. 1(g), the oxide film 3
The bottom portion of the contact hole pattern 12A is removed by isotropic etching, for example, isotropic plasma etching using a mixed gas of CF4 and H2, or wet etching using buffered hydrofluoric acid to expose the silicon surface.
【0026】次いで,図1(h)を参照して,レジスト
9を除去した後,配線材料を堆積ししてコンタクトを形
成し,その後配線13をパターンニングにより形成する
。図2は本発明の他の実施例工程図であり,上記ポリシ
リコン膜7に代えて酸化アルミニュウム膜とした例を表
している。Next, referring to FIG. 1H, after removing the resist 9, a wiring material is deposited to form a contact, and then a wiring 13 is formed by patterning. FIG. 2 is a process diagram of another embodiment of the present invention, showing an example in which an aluminum oxide film is used in place of the polysilicon film 7.
【0027】図2(a),(b)を参照して,ポリシリ
コン膜7に代え酸化アルミニュウム膜14をIAD(I
on−Assisted Deposition)法に
より例えば10nmの厚さに堆積する。Referring to FIGS. 2(a) and 2(b), aluminum oxide film 14 is used instead of polysilicon film 7 with IAD (IAD).
The film is deposited to a thickness of, for example, 10 nm by an on-Assisted Deposition method.
【0028】IAD法では,酸素イオンを蒸着時に基板
に付与し,酸化アルミニュウム膜の特性を向上できる。
次いで,図2(c),(d)を参照して,CF4 とC
HF3 の混合ガスを用いた平行平板型の反応性イオン
エッチングにより,絶縁酸化膜10にコンタクトホール
12になる穴を明ける。In the IAD method, oxygen ions are applied to the substrate during vapor deposition to improve the properties of the aluminum oxide film. Next, referring to Figures 2(c) and (d), CF4 and C
A hole that will become a contact hole 12 is made in the insulating oxide film 10 by parallel plate type reactive ion etching using a mixed gas of HF3.
【0029】このエッチングでの選択比は,Al2 O
3 膜:SiO2 膜=1:200で非常に大きいから
,精密な断面形状の加工ができる。次いで,上記穴の底
の酸化アルミニュウム膜14を例えば緩衝弗酸溶液に浸
漬して除去する。The selectivity in this etching is Al2O
3 Film: SiO2 film = 1:200 and is very large, so it is possible to process a precise cross-sectional shape. Next, the aluminum oxide film 14 at the bottom of the hole is removed by immersing it in, for example, a buffered hydrofluoric acid solution.
【0030】次いで,酸化膜3を例えば緩衝弗酸溶液に
浸漬して除去する。このとき,10nmの酸化アルミニ
ュウム膜14を除去する間に,絶縁酸化膜10がエッチ
ングされる量は略25nmと僅かに過ぎない。従って,
形状の変形を小さくすることができる。Next, the oxide film 3 is removed by immersing it in, for example, a buffered hydrofluoric acid solution. At this time, while removing the 10 nm thick aluminum oxide film 14, the amount of the insulating oxide film 10 that is etched is only about 25 nm. Therefore,
Shape deformation can be reduced.
【0031】本実施例によれば,酸化アルミニュウムは
ポリシリコンと異なり絶縁物であるから,酸化アルミニ
ュウム膜14をコンタクト毎に分離する必要がない。こ
のため,図1(c)に示す如きポリシリコン膜7をパタ
ーンニングする工程を省略できるという効果を奏する。According to this embodiment, unlike polysilicon, aluminum oxide is an insulator, so there is no need to separate the aluminum oxide film 14 for each contact. Therefore, it is possible to omit the step of patterning the polysilicon film 7 as shown in FIG. 1(c).
【0032】[0032]
【発明の効果】本発明によれば,コンタクトホールを絶
縁酸化膜の異方性エッチングを用いて形成しても,シリ
コン表面にダメージ層は形成されず,シリコン表面をエ
ッチングする必要がないので,低コンタクト抵抗かつ低
リーク電流のコンタクトがとれるコンタクトホールを高
精度に形成することができるので,半導体装置の性能向
上に寄与するところが大きい。[Effects of the Invention] According to the present invention, even if a contact hole is formed using anisotropic etching of an insulating oxide film, no damage layer is formed on the silicon surface, and there is no need to etch the silicon surface. Since it is possible to form contact holes with high precision that allow contact with low contact resistance and low leakage current, it greatly contributes to improving the performance of semiconductor devices.
【図1】 本発明の実施例工程図[Figure 1] Example process diagram of the present invention
【図2】 本発明の他の実施例工程図[Figure 2] Process diagram of another embodiment of the present invention
1 基板 2 分離帯 3 酸化膜 4 ドレイン領域 5 ソース領域 6 ゲート 7,7A ポリシリコン膜 8,9 レジスト 10 絶縁酸化膜 11 ストッパ層 12 コンタクトホール 12A コンタクトホールパターン 13 配線 14 酸化アルミニュウム膜 1 Board 2 Separation strip 3 Oxide film 4 Drain region 5 Source area 6 Gate 7,7A Polysilicon film 8,9 Resist 10 Insulating oxide film 11 Stopper layer 12 Contact hole 12A Contact hole pattern 13 Wiring 14 Aluminum oxide film
Claims (2)
酸化膜(10)を異方性イオンエッチングして該基板(
1)とのコンタクトホール(12)を形成する方法にお
いて,該基板(1)表面と該絶縁酸化膜(10)との間
に該異方性イオンエッチングにおいて酸化膜に対して大
きな選択比を有するストッパ層(11)を設ける工程と
,該絶縁酸化膜(10)に前記コンタクトホール(12
)となるべき穴を該ストッパ層(11)をストッパとす
る上記異方性イオンエッチングにより穿つ工程と,該穴
の底のストッパ層(11)を等方性エッチングにより除
去して該コンタクトホール(12)を形成する工程とを
有することを特徴とする半導体装置の製造方法。1. An insulating oxide film (10) deposited on a silicon substrate (1) is anisotropically etched to remove the silicon substrate (1).
In the method of forming a contact hole (12) with the substrate (1), the anisotropic ion etching has a large selectivity to the oxide film between the surface of the substrate (1) and the insulating oxide film (10). A step of providing a stopper layer (11) and a step of forming the contact hole (12) in the insulating oxide film (10).
) by the above-mentioned anisotropic ion etching using the stopper layer (11) as a stopper, and removing the stopper layer (11) at the bottom of the hole by isotropic etching to form the contact hole ( 12) A method for manufacturing a semiconductor device, comprising the step of forming.
において,上記ストッパ層(11)は,上記シリコン基
板(1)上に形成された酸化膜(3)と,該酸化膜(3
)上に堆積したポリシリコン膜(7A)又は酸化アルミ
ニュウム膜(14)とからなることを特徴とする半導体
装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the stopper layer (11) includes an oxide film (3) formed on the silicon substrate (1) and an oxide film (3) formed on the silicon substrate (1).
) a polysilicon film (7A) or an aluminum oxide film (14) deposited thereon.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8485491A JPH04317357A (en) | 1991-04-17 | 1991-04-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8485491A JPH04317357A (en) | 1991-04-17 | 1991-04-17 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04317357A true JPH04317357A (en) | 1992-11-09 |
Family
ID=13842390
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8485491A Withdrawn JPH04317357A (en) | 1991-04-17 | 1991-04-17 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04317357A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6134428A (en) * | 1995-11-06 | 2000-10-17 | Seiko Epson Corporation | Wrist mounted communicator |
US6396144B1 (en) | 1996-12-03 | 2002-05-28 | Seiko Epson Corporation | Mounting structure of semiconductor device, and communication apparatus using the same |
JP2011018683A (en) * | 2009-07-07 | 2011-01-27 | Mitsubishi Electric Corp | Thin-film solar cell and method of manufacturing the same |
-
1991
- 1991-04-17 JP JP8485491A patent/JPH04317357A/en not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6134428A (en) * | 1995-11-06 | 2000-10-17 | Seiko Epson Corporation | Wrist mounted communicator |
US6396144B1 (en) | 1996-12-03 | 2002-05-28 | Seiko Epson Corporation | Mounting structure of semiconductor device, and communication apparatus using the same |
JP2011018683A (en) * | 2009-07-07 | 2011-01-27 | Mitsubishi Electric Corp | Thin-film solar cell and method of manufacturing the same |
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