JP2016173415A - パターン形成方法 - Google Patents

パターン形成方法 Download PDF

Info

Publication number
JP2016173415A
JP2016173415A JP2015052471A JP2015052471A JP2016173415A JP 2016173415 A JP2016173415 A JP 2016173415A JP 2015052471 A JP2015052471 A JP 2015052471A JP 2015052471 A JP2015052471 A JP 2015052471A JP 2016173415 A JP2016173415 A JP 2016173415A
Authority
JP
Japan
Prior art keywords
film
polymer
pattern
resist pattern
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015052471A
Other languages
English (en)
Other versions
JP6470079B2 (ja
Inventor
由里子 清野
Yuriko Kiyono
由里子 清野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015052471A priority Critical patent/JP6470079B2/ja
Priority to US14/808,109 priority patent/US9640410B2/en
Publication of JP2016173415A publication Critical patent/JP2016173415A/ja
Application granted granted Critical
Publication of JP6470079B2 publication Critical patent/JP6470079B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/002—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor using materials containing microcapsules; Preparing or processing such materials, e.g. by pressure; Devices or apparatus specially designed therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G03F7/165—Monolayers, e.g. Langmuir-Blodgett
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/40—Treatment after imagewise removal, e.g. baking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031—Regular or irregular arrays of nanoscale structures, e.g. etch mask layer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

【課題】少ない工程でパターンを形成することが可能なパターン形成方法を提供する。
【解決手段】下地膜１４上にレジストパターンを形成する工程と、レジストパターンをスリミングする工程と、下地膜をエッチングすることによって生成されたエッチング生成物をスリミングされたレジストパターン１５ａの表面に堆積して第１のポリマーに対して親和性を有するピニング部１６を形成する工程と、エッチング後の下地膜上に、中性化膜１８を形成する工程と、ピニング部上及び中性化膜上に、第１のポリマー及び第２のポリマーを含むブロックコポリマー膜を形成する工程と、ブロックコポリマー膜に対して所定の処理を施してミクロ相分離を行い、第１のポリマーで形成された第１の部分２１と第２のポリマーで形成された第２の部分２２とが交互に配置され且つピニング部上に第１の部分が配置されたミクロ相分離パターンを形成する工程と、を備える。
【選択図】図３

Description

本発明の実施形態は、パターン形成方法に関する。
半導体装置のリソグラフィ技術として、ＤＳＡ（Directed Self-Assembly）を用いた方法が提案されている。ＤＳＡ技術を用いることで、微細なパターンを形成することが可能である。
しかしながら、リソグラフィ技術としてＤＳＡ技術を用いた場合、工程が長くなるといった問題がある。
したがって、少ない工程でパターンを形成することが可能なパターン形成方法が望まれている。
C. Liu et al., J. Vac. Sci. Technol. B 29 (6) 1071 (2011)
少ない工程でパターンを形成することが可能なパターン形成方法を提供する。
実施形態に係るパターン形成方法は、下地膜上にレジストパターンを形成する工程と、前記レジストパターンをスリミングする工程と、前記下地膜をエッチングすることによって生成されたエッチング生成物を前記スリミングされたレジストパターンの表面に堆積して第１のポリマーに対して親和性を有するピニング部を形成する工程と、前記エッチング後の下地膜上に、前記第１のポリマー及び第２のポリマーに対して親和性を有する中性化膜を形成する工程と、前記ピニング部上及び前記中性化膜上に、前記第１のポリマー及び前記第２のポリマーを含むブロックコポリマー膜を形成する工程と、前記ブロックコポリマー膜に対して所定の処理を施してミクロ相分離を行い、前記ピニング部上及び前記中性化膜上に、前記第１のポリマーで形成された第１の部分と前記第２のポリマーで形成された第２の部分とが交互に配置され且つ前記ピニング部上に前記第１の部分が配置されたミクロ相分離パターンを形成する工程と、前記第１の部分及び前記第２の部分の一方を除去する工程と、を備える。
第１の実施形態に係るパターン形成方法の一部を模式的に示した断面図である。 第１の実施形態に係るパターン形成方法の一部を模式的に示した断面図である。 第１の実施形態に係るパターン形成方法の一部を模式的に示した断面図である。 第２の実施形態に係るパターン形成方法の一部を模式的に示した断面図である。 第２の実施形態に係るパターン形成方法の一部を模式的に示した断面図である。 第２の実施形態に係るパターン形成方法の一部を模式的に示した断面図である。 第３の実施形態に係るパターン形成方法の一部を模式的に示した断面図である。 第３の実施形態に係るパターン形成方法の一部を模式的に示した断面図である。 第３の実施形態に係るパターン形成方法の一部を模式的に示した断面図である。
以下、実施形態を図面を参照して説明する。なお、以下の実施形態１〜３に示した方法は、半導体装置（半導体集積回路装置）の製造方法に適用可能である。
（実施形態１）
図１〜図３は、第１の実施形態に係るパターン形成方法を模式的に示した断面図である。以下、図１〜図３を参照して、本実施形態のパターン形成方法を説明する。
まず、図１（ａ）に示すように、半導体基板及びトランジスタ等を含む下部構造１１上に、被加工膜として厚さ１００ｎｍのシリコン酸化膜１２を形成する。続いて、シリコン酸化膜１２上に、ハードマスク及び反射防止膜として機能する厚さ１５０ｎｍのＳＯＣ（spin on carbon）膜１３を形成する。さらに、ＳＯＣ膜１３上に、下地膜となる厚さ３５ｎｍのＳＯＧ（spin on glass）膜１４を形成する。下地膜には、一般にシリコンを含有した膜を用いることができる。
次に、図１（ｂ）に示すように、ＳＯＧ膜１４上に、ポジ型のレジストパターン１５を形成する。具体的には、まず、ＳＯＧ膜１４上に、スピンコートによって厚さ１００ｎｍのポジ型のフォトレジスト膜１５を形成する。続いて、ＡｒＦエキシマレーザを用い、液浸露光によってフォトレジスト膜１５を露光する（露光量１５ｍＪ／ｃｍ2 ）。さらに、ＴＭＡＨ現像液を用いて現像を行う。これにより、レジストパターン１５として、幅４５ｎｍのラインアンドスペースパターン（Ｌ／Ｓパターン）が得られる。
次に、図１（ｃ）に示すように、レジストパターン１５をスリミングする。具体的には、酸素ガス（Ｏ2 ガス）を用いてＲＩＥ（reactive ion etching）を行い、幅１５ｎｍのスリミングされたレジストパターン１５ａを形成する。
次に、図２（ｄ）に示すように、スリミングされたレジストパターン１５ａをマスクとして用いてＳＯＧ膜１４をエッチングし、ＳＯＧ膜１４を薄くする。具体的には、ＣＦ系ガスを用いたＲＩＥによってＳＯＧ膜１４をエッチングする。エッチング量（エッチング深さ）は５ｎｍ程度とする。ＳＯＧ膜１４をエッチングすることによって、シリコンを含有するエッチング生成物が生成され、エッチング生成物がスリミングされたレジストパターン１５ａの表面に堆積する。その結果、レジストパターン１５ａの表面に、後述するＰＭＭＡ（polymethyl methacrylate、第１のポリマー）に対して親和性を有するピニング部１６が形成される。このピニング部１６は、後続する工程で用いる有機溶剤に不溶である。
次に、図２（ｅ）に示すように、エッチングによって薄くされたＳＯＧ膜１４上に、Ｐ（Ｓ−ｒ−ＭＭＡ）−ＯＨ（hydroxy terminated poly(styrene-random-methyl methacrylate)膜１７を塗布する。続いて、Ｐ（Ｓ−ｒ−ＭＭＡ）−ＯＨ膜１７を加熱して、ＳＯＧ膜１４と反応させる。
次に、図２（ｆ）に示すように、Ｐ（Ｓ−ｒ−ＭＭＡ）−ＯＨ膜１７の未反応部分をＰＧＭＥＡシンナーによって除去する。これにより、ＳＯＧ膜１４上に、ＰＭＭＡ（polymethyl methacrylate、第１のポリマー）及びＰＳ（polystyrene、第２のポリマー）に対して親和性を有する中性化膜１８が形成される。中性化膜１８の厚さは７ｎｍ程度である。
次に、図３（ｇ）に示すように、ピニング部１６上及び中性化膜１８上に、ＰＭＭＡ及びＰＳを含むブロックコポリマー膜１９を形成する。具体的には、ブロックコポリマーとして、ＰＳ−ｂ−ＰＭＭＡ（ＰＭＭＡとＰＳとの体積組成比が１：１）をＰＧＭＥＡ溶液によって１．０ｗｔ％の濃度に調整する。このように調整された溶液を、１５００ｒｐｍで回転させてピニング部１６上及び中性化膜１８上に塗布する。
次に、図３（ｈ）に示すように、ブロックコポリマー膜１９に対して、所定の処理として熱処理を施す。具体的には、まず、１１０℃で６０秒間のベーク処理を行う。さらに、窒素ガス（Ｎ2 ガス）雰囲気下において、２４０℃で２分間のアニール処理を行う。このような処理により、ブロックコポリマー膜１９に対してミクロ相分離が行われる。このミクロ相分離では、ピニング部１６上にＰＭＭＡが偏析する。その結果、ピニング部１６上及び中性化膜１８上に、ミクロ相分離パターン２０が形成される。ミクロ相分離パターン２０は、ＰＭＭＡ（第１のポリマー）で形成されたＰＭＭＡ部分（第１の部分）２１とＰＳ（第２のポリマー）で形成されたＰＳ部分（第２の部分）２２とが交互に配置され、且つピニング部１６上にＰＭＭＡ部分２１が配置された構成を有している。
上述したミクロ相分離パターン２０について、以下に説明する。
中性化膜１８は、ＰＭＭＡの成分及びＰＳの成分を含んでいる。そのため、中性化膜１８の水接触角は、ＰＭＭＡの水接触角とＰＳの水接触角との中間である。したがって、ＰＭＭＡ及びＰＳはいずれも、中性化膜に対して親和性を有している。一方、ＳＯＧ膜１４のエッチング生成物がスリミングされたレジストパターン１５ａの表面に堆積すると、レジストパターン１５ａの表面には、ＰＭＭＡに対しては高い親和性を有するがＰＳに対しては親和性の低いピニング部１６が形成される。すなわち、ピニング部１６では、ＰＳに対する親和性よりもＰＭＭＡに対する親和性の方が高いため、ピニング部１６にはＰＭＭＡが優先的に付着する。また、ブロックコポリマーの１単位は、ＰＭＭＡの分子とＰＳの分子とが結合したものである。そして、ＰＭＭＡにはＰＭＭＡが結合し、ＰＳにはＰＳが結合する。そのため、上述した熱処理により、「ＰＭＭＡ−ＰＭＭＡ−ＰＳ−ＰＳ−ＰＭＭＡ−ＰＭＭＡ−ＰＳ−ＰＳ」といった配列が得られる。
以上のことから、ブロックコポリマー膜１９に対して上述したような熱処理を施すことで、図３（ｈ）に示すようなミクロ相分離パターン２０が得られる。
次に、図３（ｉ）に示すように、ＰＭＭＡ部分２１及びＰＳ部分２２の一方を除去する。本実施形態では、ＰＭＭＡ部分２１を選択的に除去する。具体的には、酸素ガス（Ｏ2 ガス）を用いたＲＩＥによってＰＭＭＡ部分２１を除去する。このとき、ＰＭＭＡ部分２１下の中性化膜１８及びレジストパターン１５ａも除去される。その結果、１５ｎｍのハーフピッチを有するラインアンドスペースパターン（Ｌ／Ｓパターン）が得られる。
その後の工程は図示しないが、ＰＳ部分２２をマスクとして用いて、ＳＯＧ膜１４及びＳＯＣ膜１３をエッチングする。これにより、ＰＳ部分２２のパターンがＳＯＧ膜１４及びＳＯＣ膜１３に転写される。さらに、ＳＯＧ膜１４及びＳＯＣ膜１３のパターンをマスクとして用いてシリコン酸化膜１２をエッチングすることで、シリコン酸化膜１２で形成されたラインアンドスペースパターン（Ｌ／Ｓパターン）が得られる。
以上のように、本実施形態によれば、図２（ｄ）の工程でＳＯＧ膜１４をエッチングすることにより、エッチング生成物がスリミングされたレジストパターン１５ａの表面に堆積する。これにより、レジストパターン１５ａの表面に、ＰＭＭＡに対して高い親和性を有するピニング部１６が形成される。そのため、図３（ｈ）の工程でブロックコポリマー膜１９に対して所定の処理（熱処理）を施すことで、ピニング部１６上にＰＭＭＡ部分２１が配置され、且つＰＭＭＡ部分２１とＰＳ部分２２とが交互に配置された構成を有するミクロ相分離パターン２０が得られる。したがって、このようなパターンを形成した後、ＰＭＭＡ部分２１及びＰＳ部分２２の一方を選択的に除去することにより、少ない工程で微細なパターンを形成することが可能である。
なお、上述した実施形態では、レジストパターン１５ａはポジ型レジストで形成されていたが、レジストパターン１５ａをネガ型レジストで形成してもよい。
（実施形態２）
図４〜図６は、第２の実施形態に係るパターン形成方法を模式的に示した断面図である。以下、図４〜図６を参照して、本実施形態のパターン形成方法を説明する。なお、基本的な事項は上述した第１の実施形態と類似しているため、第１の実施形態で説明した事項の説明は省略する。
まず、図４（ａ）に示すように、第１の実施形態と同様にして、下部構造１１上にシリコン酸化膜１２、ＳＯＣ膜１３及びＳＯＧ膜１４を形成する。
次に、図４（ｂ）に示すように、第１の実施形態と同様にして、ＳＯＧ膜１４上にポジ型のレジストパターン１５を形成する。
次に、図４（ｃ）に示すように、レジストパターン１５をマスクとして用いてＳＯＧ膜１４をエッチングし、ＳＯＧ膜１４を薄くする。具体的には、ＣＦ系ガスを用いたＲＩＥによってＳＯＧ膜１４をエッチングする。エッチング量（エッチング深さ）は５ｎｍ程度とする。ＳＯＧ膜１４をエッチングすることによってエッチング生成物が生成され、エッチング生成物がレジストパターン１５の表面に堆積する。その結果、レジストパターン１５の表面にエッチング生成物層３１が形成される。
次に、図５（ｄ）に示すように、レジストパターン１５をスリミングする。具体的には、酸素ガス（Ｏ2 ガス）を用いてＲＩＥを行い、幅１５ｎｍのスリミングされたレジストパターン１５ｂを形成する。このスリミング工程により、ＰＭＭＡ（第１のポリマー）に対して親和性を有するピニング部３２が形成される。具体的には、酸素ガスを用いたＲＩＥ工程により、スリミングされたレジストパターン１５ｂの表面が改質され、ピニング部３２が形成される。このピニング部３２は、後続する工程で用いる有機溶剤に不溶である。
次に、図５（ｅ）に示すように、スリミングされたレジストパターン１５ｂで覆われていないＳＯＧ膜１４上に、Ｐ（Ｓ−ｒ−ＭＭＡ）−ＯＨ膜１７を塗布する。続いて、Ｐ（Ｓ−ｒ−ＭＭＡ）−ＯＨ膜１７を加熱して、ＳＯＧ膜１４と反応させる。
次に、図５（ｆ）に示すように、Ｐ（Ｓ−ｒ−ＭＭＡ）−ＯＨ膜１７の未反応部分をＰＧＭＥＡシンナーによって除去する。これにより、スリミングされたレジストパターン１５ｂで覆われていないＳＯＧ膜１４上に、ＰＭＭＡ（第１のポリマー）及びＰＳ（第２のポリマー）に対して親和性を有する中性化膜１８が形成される。
次に、図６（ｇ）に示すように、ピニング部３２上及び中性化膜１８上に、ＰＭＭＡ及びＰＳを含むブロックコポリマー膜１９を形成する。このブロックコポリマー膜１９については、第１の実施形態と同様である。
次に、図６（ｈ）に示すように、ブロックコポリマー膜１９に対して、所定の処理として熱処理を施す。この熱処理については、第１の実施形態と同様である。この熱処理により、ブロックコポリマー膜１９に対してミクロ相分離が行われ、ピニング部３２上にＰＭＭＡが偏析する。その結果、ピニング部３２上及び中性化膜１８上に、ミクロ相分離パターン２０が形成される。すなわち、第１の実施形態と同様に、ミクロ相分離パターン２０として、ＰＭＭＡ部分（第１の部分）２１とＰＳ部分（第２の部分）２２とが交互に配置され、且つピニング部３２上にＰＭＭＡ部分２１が配置された構成が得られる。
次に、図６（ｉ）に示すように、ＰＭＭＡ部分２１及びＰＳ部分２１の一方を除去する。本実施形態でも、第１の実施形態と同様にして、ＰＭＭＡ部分２１を選択的に除去する。このとき、ＰＭＭＡ部分２１下の中性化膜１８及びレジストパターン１５ｂも除去される。その結果、１５ｎｍのハーフピッチを有するラインアンドスペースパターン（Ｌ／Ｓパターン）が得られる。
その後の工程は図示しないが、第１の実施形態と同様の工程を行い、シリコン酸化膜１２で形成されたラインアンドスペースパターン（Ｌ／Ｓパターン）が得られる。
以上のように、本実施形態によれば、図５（ｄ）の工程でレジストパターン１５をスリミングする際に、レジストパターンの表面が改質され、ＰＭＭＡに対して高い親和性を有するピニング部３２が形成される。したがって、第１の実施形態と同様に、ＰＭＭＡ部分２１とＰＳ部分２２とが交互に配置された構成を有するミクロ相分離パターン２０が得られ、少ない工程で微細なパターンを形成することが可能である。
なお、上述した実施形態では、レジストパターン１５ｂはポジ型レジストで形成されていたが、レジストパターン１５ｂをネガ型レジストで形成してもよい。
また、上述した実施形態において、図４（ｃ）の工程を行わずに、図４（ｂ）の工程の後に図５（ｄ）の工程を行うようにしてもよい。
（実施形態３）
図７〜図９は、第３の実施形態に係るパターン形成方法を模式的に示した断面図である。以下、図７〜図９を参照して、本実施形態のパターン形成方法を説明する。なお、基本的な事項は上述した第１の実施形態と類似しているため、第１の実施形態で説明した事項の説明は省略する。
まず、図７（ａ）に示すように、第１の実施形態と同様にして、下部構造１１上にシリコン酸化膜１２、ＳＯＣ膜１３及びＳＯＧ膜１４を形成する。
次に、図７（ｂ）に示すように、第１の実施形態と同様にして、ＳＯＧ膜１４上にレジストパターン１５を形成する。ただし、本実施形態では、レジストパターン１５としてネガ型のレジストパターンを形成する。
次に、図７（ｃ）に示すように、レジストパターン１５をスリミングする。具体的には、酸素ガス（Ｏ2 ガス）を用いてＲＩＥを行い、幅１５ｎｍのスリミングされたレジストパターン１５ｃを形成する。このスリミング工程により、ＰＭＭＡ（第１のポリマー）に対して親和性を有するピニング部４１が形成される。具体的には、酸素ガスを用いたＲＩＥ工程により、スリミングされたレジストパターンの表面が改質され、ピニング部４１が形成される。このピニング部４１は、後続する工程で用いる有機溶剤に不溶である。
次に、図８（ｄ）に示すように、スリミングされたレジストパターン１５ｃで覆われていないＳＯＧ膜１４上に、Ｐ（Ｓ−ｒ−ＭＭＡ）−ＯＨ膜１７を塗布する。続いて、Ｐ（Ｓ−ｒ−ＭＭＡ）−ＯＨ膜１７を加熱して、ＳＯＧ膜１４と反応させる。
次に、図８（ｅ）に示すように、Ｐ（Ｓ−ｒ−ＭＭＡ）−ＯＨ膜１７の未反応部分をＰＧＭＥＡシンナーによって除去する。これにより、スリミングされたレジストパターン１５ｃで覆われていないＳＯＧ膜１４上に、ＰＭＭＡ（第１のポリマー）及びＰＳ（第２のポリマー）に対して親和性を有する中性化膜１８が形成される。
次に、図８（ｆ）に示すように、ピニング部４１上及び中性化膜１８上に、ＰＭＭＡ及びＰＳを含むブロックコポリマー膜１９を形成する。このブロックコポリマー膜１９については、第１の実施形態と同様である。
次に、図９（ｇ）に示すように、ブロックコポリマー膜１９に対して、所定の処理として熱処理を施す。この熱処理については、第１の実施形態と同様である。この熱処理により、ブロックコポリマー膜１９に対してミクロ相分離が行われ、ピニング部４１上にＰＭＭＡが偏析する。その結果、ピニング部４１上及び中性化膜１８上に、ミクロ相分離パターン２０が形成される。すなわち、第１の実施形態と同様に、ミクロ相分離パターン２０として、ＰＭＭＡ部分（第１の部分）２１とＰＳ部分（第２の部分）２２とが交互に配置され、且つピニング部４１上にＰＭＭＡ部分２１が配置された構成が得られる。
次に、図９（ｈ）に示すように、ＰＭＭＡ部分２１及びＰＳ部分２１の一方を除去する。本実施形態でも、第１の実施形態と同様にして、ＰＭＭＡ部分２１を選択的に除去する。このとき、ＰＭＭＡ部分２１下の中性化膜１８及びレジストパターン１５ｃも除去される。その結果、１５ｎｍのハーフピッチを有するラインアンドスペースパターン（Ｌ／Ｓパターン）が得られる。
その後の工程は図示しないが、第１の実施形態と同様の工程を行い、シリコン酸化膜１２で形成されたラインアンドスペースパターン（Ｌ／Ｓパターン）が得られる。
以上のように、本実施形態によれば、図７（ｃ）の工程でレジストパターン１５をスリミングする際に、レジストパターンの表面が改質され、ＰＭＭＡに対して高い親和性を有するピニング部４１が形成される。したがって、第１の実施形態と同様に、ＰＭＭＡ部分２１とＰＳ部分２２とが交互に配置された構成を有するミクロ相分離パターン２０が得られ、少ない工程で微細なパターンを形成することが可能である。
なお、上述した実施形態では、レジストパターン１５ｃはネガ型レジストで形成されていたが、レジストパターン１５ｃをポジ型レジストで形成してもよい。
また、上述した第１、第２及び第３の実施形態では、レジストパターン１５をＡｒＦエキシマレーザを用いた液浸露光によって形成したが、レジストパターン１５をＥＵＶ光を用いた光リソグラフィやナノインプリントリソグラフィを用いて形成してもよい。
以下、上述した実施形態の内容を付記する。
［付記１］
下地膜上にレジストパターンを形成する工程と、
前記レジストパターンをスリミングする工程と、
前記下地膜をエッチングすることによって生成されたエッチング生成物を前記スリミングされたレジストパターンの表面に堆積して第１のポリマーに対して親和性を有するピニング部を形成する工程と、
前記エッチング後の下地膜上に、前記第１のポリマー及び第２のポリマーに対して親和性を有する中性化膜を形成する工程と、
前記ピニング部上及び前記中性化膜上に、前記第１のポリマー及び前記第２のポリマーを含むブロックコポリマー膜を形成する工程と、
前記ブロックコポリマー膜に対して所定の処理を施してミクロ相分離を行い、前記ピニング部上及び前記中性化膜上に、前記第１のポリマーで形成された第１の部分と前記第２のポリマーで形成された第２の部分とが交互に配置され且つ前記ピニング部上に前記第１の部分が配置されたミクロ相分離パターンを形成する工程と、
前記第１の部分及び前記第２の部分の一方を除去する工程と、
を備えたことを特徴とするパターン形成方法。
［付記２］
前記エッチング生成物は、シリコンを含有する
ことを特徴とする付記１に記載のパターン形成方法。
［付記３］
前記下地膜は、シリコンを含有する
ことを特徴とする付記１に記載のパターン形成方法。
［付記４］
前記下地膜は、ＳＯＧ（spin on glass）で形成されている
ことを特徴とする付記１に記載のパターン形成方法。
［付記５］
前記第１のポリマーはＰＭＭＡ（polymethyl methacrylate）であり、前記第２のポリマーはＰＳ（polystyrene）である
ことを特徴とする付記１に記載のパターン形成方法。
［付記６］
前記所定の処理は、熱処理を含む
ことを特徴とする付記１に記載のパターン形成方法。
［付記７］
前記レジストパターンは、ポジ型レジストで形成されている
ことを特徴とする付記１に記載のパターン形成方法。
［付記８］
前記レジストパターンは、ネガ型レジストで形成されている
ことを特徴とする付記１に記載のパターン形成方法。
［付記９］
前記第１の部分及び前記第２の部分の一方を除去することにより、ラインアンドスペースパターンが形成される
ことを特徴とする付記１に記載のパターン形成方法。
［付記１０］
下地膜上にレジストパターンを形成する工程と、
前記レジストパターンをスリミングして第１のポリマーに対して親和性を有するピニング部を形成する工程と、
前記スリミングされたレジストパターンで覆われていない下地膜上に、前記第１のポリマー及び第２のポリマーに対して親和性を有する中性化膜を形成する工程と、
前記ピニング部上及び前記中性化膜上に、前記第１のポリマー及び前記第２のポリマーを含むブロックコポリマー膜を形成する工程と、
前記ブロックコポリマー膜に対して所定の処理を施してミクロ相分離を行い、前記ピニング部上及び前記中性化膜上に、前記第１のポリマーで形成された第１の部分と前記第２のポリマーで形成された第２の部分とが交互に配置され且つ前記ピニング部上に前記第１の部分が配置されたミクロ相分離パターンを形成する工程と、
前記第１の部分及び前記第２の部分の一方を除去する工程と、
を備えたことを特徴とするパターン形成方法。
［付記１１］
前記スリミングされたレジストパターンの表面は改質されている
ことを特徴とする付記１０に記載のパターン形成方法。
［付記１２］
前記レジストパターンは、酸素ガスを用いてスリミングされる
ことを特徴とする付記１０に記載のパターン形成方法。
［付記１３］
前記下地膜は、シリコンを含有する
ことを特徴とする付記１０に記載のパターン形成方法。
［付記１４］
前記下地膜は、ＳＯＧ（spin on glass）で形成されている
ことを特徴とする付記１０に記載のパターン形成方法。
［付記１５］
前記第１のポリマーはＰＭＭＡ（polymethyl methacrylate）であり、前記第２のポリマーはＰＳ（polystyrene）である
ことを特徴とする付記１０に記載のパターン形成方法。
［付記１６］
前記所定の処理は、熱処理を含む
ことを特徴とする付記１０に記載のパターン形成方法。
［付記１７］
前記レジストパターンは、ポジ型レジストで形成されている
ことを特徴とする付記１０に記載のパターン形成方法。
［付記１８］
前記レジストパターンは、ネガ型レジストで形成されている
ことを特徴とする付記１０に記載のパターン形成方法。
［付記１９］
前記レジストパターンをスリミングする前に前記下地膜をエッチングする工程をさらに備える
ことを特徴とする付記記載１０のパターン形成方法。
［付記２０］
前記第１の部分及び前記第２の部分の一方を除去することにより、ラインアンドスペースパターンが形成される
ことを特徴とする付記１０に記載のパターン形成方法。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…下部構造 １２…シリコン酸化膜 １３…ＳＯＣ膜
１４…ＳＯＧ膜 １５…レジストパターン
１５ａ、１５ｂ、１５ｃ…スリミングされたレジストパターン
１６…ピニング部 １７…Ｐ（Ｓ−ｒ−ＭＭＡ）−ＯＨ膜
１８…中性化膜 １９…ブロックコポリマー膜
２０…ミクロ相分離パターン ２１…ＰＭＭＡ部分 ２２…ＰＳ部分
３１…エッチング生成物層 ３２…ピニング部 ４１…ピニング部

Claims (6)

  1. 下地膜上にレジストパターンを形成する工程と、
    前記レジストパターンをスリミングする工程と、
    前記下地膜をエッチングすることによって生成されたエッチング生成物を前記スリミングされたレジストパターンの表面に堆積して第１のポリマーに対して親和性を有するピニング部を形成する工程と、
    前記エッチング後の下地膜上に、前記第１のポリマー及び第２のポリマーに対して親和性を有する中性化膜を形成する工程と、
    前記ピニング部上及び前記中性化膜上に、前記第１のポリマー及び前記第２のポリマーを含むブロックコポリマー膜を形成する工程と、
    前記ブロックコポリマー膜に対して所定の処理を施してミクロ相分離を行い、前記ピニング部上及び前記中性化膜上に、前記第１のポリマーで形成された第１の部分と前記第２のポリマーで形成された第２の部分とが交互に配置され且つ前記ピニング部上に前記第１の部分が配置されたミクロ相分離パターンを形成する工程と、
    前記第１の部分及び前記第２の部分の一方を除去する工程と、
    を備えたことを特徴とするパターン形成方法。
  2. 前記エッチング生成物は、シリコンを含有する
    ことを特徴とする請求項１に記載のパターン形成方法。
  3. 前記下地膜は、シリコンを含有する
    ことを特徴とする請求項１に記載のパターン形成方法。
  4. 前記下地膜は、ＳＯＧ（spin on glass）で形成されている
    ことを特徴とする請求項１に記載のパターン形成方法。
  5. 前記第１のポリマーはＰＭＭＡ（polymethyl methacrylate）であり、前記第２のポリマーはＰＳ（polystyrene）である
    ことを特徴とする請求項１に記載のパターン形成方法。
  6. 下地膜上にレジストパターンを形成する工程と、
    前記レジストパターンをスリミングして第１のポリマーに対して親和性を有するピニング部を形成する工程と、
    前記スリミングされたレジストパターンで覆われていない下地膜上に、前記第１のポリマー及び第２のポリマーに対して親和性を有する中性化膜を形成する工程と、
    前記ピニング部上及び前記中性化膜上に、前記第１のポリマー及び前記第２のポリマーを含むブロックコポリマー膜を形成する工程と、
    前記ブロックコポリマー膜に対して所定の処理を施してミクロ相分離を行い、前記ピニング部上及び前記中性化膜上に、前記第１のポリマーで形成された第１の部分と前記第２のポリマーで形成された第２の部分とが交互に配置され且つ前記ピニング部上に前記第１の部分が配置されたミクロ相分離パターンを形成する工程と、
    前記第１の部分及び前記第２の部分の一方を除去する工程と、
    を備えたことを特徴とするパターン形成方法。
JP2015052471A 2015-03-16 2015-03-16 パターン形成方法 Active JP6470079B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015052471A JP6470079B2 (ja) 2015-03-16 2015-03-16 パターン形成方法
US14/808,109 US9640410B2 (en) 2015-03-16 2015-07-24 Pattern formation method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015052471A JP6470079B2 (ja) 2015-03-16 2015-03-16 パターン形成方法

Publications (2)

Publication Number Publication Date
JP2016173415A true JP2016173415A (ja) 2016-09-29
JP6470079B2 JP6470079B2 (ja) 2019-02-13

Family

ID=56925428

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015052471A Active JP6470079B2 (ja) 2015-03-16 2015-03-16 パターン形成方法

Country Status (2)

Country Link
US (1) US9640410B2 (ja)
JP (1) JP6470079B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9696628B2 (en) 2015-09-11 2017-07-04 Kabushiki Kaisha Toshiba Pattern forming method
WO2017138440A1 (ja) * 2016-02-08 2017-08-17 Jsr株式会社 コンタクトホールパターンの形成方法及び組成物
WO2018066716A1 (ja) * 2016-10-07 2018-04-12 Jsr株式会社 パターン形成方法及び組成物
JP6458174B1 (ja) * 2018-01-12 2019-01-23 デクセリアルズ株式会社 パターン形成方法及び偏光板の製造方法
WO2022181691A1 (ja) * 2021-02-24 2022-09-01 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170051886A (ko) * 2015-11-03 2017-05-12 삼성전자주식회사 반도체 장치의 패턴 형성 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014192336A (ja) * 2013-03-27 2014-10-06 Toshiba Corp パターン形成方法
JP2015130496A (ja) * 2013-12-31 2015-07-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ コポリマーの設計、その製造方法およびそれを含む物品
JP2016009837A (ja) * 2014-06-26 2016-01-18 東京エレクトロン株式会社 被処理体を処理する方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003044077A1 (en) * 2001-11-16 2003-05-30 Honeywell International Inc. Spin-on-glass anti-reflective coatings for photolithography
KR101573967B1 (ko) * 2008-11-07 2015-12-02 델파이 커넥션 시스템즈 홀딩 프랑스 밀봉형 전기 커넥터
JP2013201356A (ja) 2012-03-26 2013-10-03 Toshiba Corp 露光方法及びパターン形成方法
JP2014033051A (ja) 2012-08-02 2014-02-20 Toshiba Corp パターン形成方法及び半導体装置の製造方法
JP5813604B2 (ja) 2012-09-21 2015-11-17 株式会社東芝 パターン形成方法
JP5537628B2 (ja) 2012-10-09 2014-07-02 株式会社東芝 自己組織化パターンの形成方法
CN104104765A (zh) * 2013-04-09 2014-10-15 华为技术有限公司 通讯录排序方法及装置
US8853085B1 (en) * 2013-04-23 2014-10-07 International Business Machines Corporation Grapho-epitaxy DSA process with dimension control of template pattern
US9129909B2 (en) * 2013-11-08 2015-09-08 Kabushiki Kaisha Toshiba Method of patterning
JP6129773B2 (ja) * 2014-03-14 2017-05-17 株式会社東芝 パターン形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014192336A (ja) * 2013-03-27 2014-10-06 Toshiba Corp パターン形成方法
JP2015130496A (ja) * 2013-12-31 2015-07-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ コポリマーの設計、その製造方法およびそれを含む物品
JP2016009837A (ja) * 2014-06-26 2016-01-18 東京エレクトロン株式会社 被処理体を処理する方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9696628B2 (en) 2015-09-11 2017-07-04 Kabushiki Kaisha Toshiba Pattern forming method
WO2017138440A1 (ja) * 2016-02-08 2017-08-17 Jsr株式会社 コンタクトホールパターンの形成方法及び組成物
WO2018066716A1 (ja) * 2016-10-07 2018-04-12 Jsr株式会社 パターン形成方法及び組成物
JPWO2018066716A1 (ja) * 2016-10-07 2019-09-05 Jsr株式会社 パターン形成方法及び組成物
JP7044976B2 (ja) 2016-10-07 2022-03-31 Jsr株式会社 パターン形成方法
JP6458174B1 (ja) * 2018-01-12 2019-01-23 デクセリアルズ株式会社 パターン形成方法及び偏光板の製造方法
WO2019139116A1 (ja) * 2018-01-12 2019-07-18 デクセリアルズ株式会社 パターン形成方法及び偏光板の製造方法
JP2019124738A (ja) * 2018-01-12 2019-07-25 デクセリアルズ株式会社 パターン形成方法及び偏光板の製造方法
US11009789B2 (en) 2018-01-12 2021-05-18 Dexerials Corporation Pattern formation method and method for manufacturing polarizing plate
WO2022181691A1 (ja) * 2021-02-24 2022-09-01 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Also Published As

Publication number Publication date
JP6470079B2 (ja) 2019-02-13
US20160276167A1 (en) 2016-09-22
US9640410B2 (en) 2017-05-02

Similar Documents

Publication Publication Date Title
JP6470079B2 (ja) パターン形成方法
US9159558B2 (en) Methods of reducing defects in directed self-assembled structures
JP5579494B2 (ja) ポリマの指向性自己組織化を利用するサブリソグラフィ構造の形成方法
WO2010055601A1 (ja) ブロックコポリマーの自己組織化促進方法及びそれを用いたブロックコポリマーの自己組織化パターン形成方法
JP6810782B2 (ja) 誘導自己集合体施与のためのケイ素含有ブロックコポリマー
US9040123B2 (en) Pattern formation method
TW201324615A (zh) 使用定向自組裝製程形成半導體元件的精細圖樣的方法
JP5813604B2 (ja) パターン形成方法
US9087875B2 (en) Pattern formation method for manufacturing semiconductor device using phase-separating self-assembling material
TW201044439A (en) Method for reducing tip-to-tip spacing between lines
JP2011078978A (ja) ブロックコポリマーの自己組織化促進方法及びそれを用いたブロックコポリマーの自己組織化パターン形成方法
JP2011080087A (ja) ブロックコポリマーの自己組織化促進方法及びそれを用いたブロックコポリマーの自己組織化パターン形成方法
US9991115B2 (en) Directed self-assembly using trench assisted chemoepitaxy
JP2013165151A (ja) パターン形成方法
JP6129773B2 (ja) パターン形成方法
US10672619B2 (en) Material composition and methods thereof
US9841674B2 (en) Patterning method, and template for nanoimprint and producing method thereof
US9857688B2 (en) Method of forming fine patterns
US9081274B2 (en) Pattern forming method
US10014182B2 (en) Pattern formation method
JP2016058584A (ja) パターン形成方法、フォトマスク、及びナノインプリント用テンプレート
US10863630B2 (en) Material composition and methods thereof
JP2013115198A (ja) パターン形成方法
JP6346132B2 (ja) パターン形成方法
JP2018160537A (ja) パターン形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170804

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180619

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180807

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190117

R150 Certificate of patent or registration of utility model

Ref document number: 6470079

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350