JP2003046064A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP2003046064A JP2003046064A JP2001230046A JP2001230046A JP2003046064A JP 2003046064 A JP2003046064 A JP 2003046064A JP 2001230046 A JP2001230046 A JP 2001230046A JP 2001230046 A JP2001230046 A JP 2001230046A JP 2003046064 A JP2003046064 A JP 2003046064A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- material layer
- film
- lead
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000000151 deposition Methods 0.000 claims abstract description 59
- 229910052451 lead zirconate titanate Inorganic materials 0.000 claims abstract description 56
- 238000004544 sputter deposition Methods 0.000 claims abstract description 28
- 230000001590 oxidative effect Effects 0.000 claims abstract description 24
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000000126 substance Substances 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 76
- 239000010936 titanium Substances 0.000 claims description 44
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 41
- 230000003647 oxidation Effects 0.000 claims description 36
- 238000007254 oxidation reaction Methods 0.000 claims description 36
- 230000008021 deposition Effects 0.000 claims description 34
- 229910052719 titanium Inorganic materials 0.000 claims description 30
- 239000003990 capacitor Substances 0.000 claims description 29
- 229910052845 zircon Inorganic materials 0.000 claims description 8
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 8
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 154
- 239000010408 film Substances 0.000 description 91
- 230000006911 nucleation Effects 0.000 description 29
- 238000010899 nucleation Methods 0.000 description 29
- 229910004298 SiO 2 Inorganic materials 0.000 description 20
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 18
- 229910003087 TiOx Inorganic materials 0.000 description 11
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- 229910010317 TiPb Inorganic materials 0.000 description 8
- 239000012298 atmosphere Substances 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 8
- 230000015654 memory Effects 0.000 description 8
- 239000001301 oxygen Substances 0.000 description 8
- 229910052760 oxygen Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 229910052741 iridium Inorganic materials 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 3
- 229910000457 iridium oxide Inorganic materials 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910008651 TiZr Inorganic materials 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 238000000224 chemical solution deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 206010021143 Hypoxia Diseases 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910002064 alloy oxide Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 238000001552 radio frequency sputter deposition Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000001603 reducing effect Effects 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、強誘電体材料の結晶性を向上し、強
誘電体特性を向上することができる強誘電体メモリ（Fe
RAM：Ferro-electric RAM）の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a ferroelectric memory (Fe) capable of improving the crystallinity of a ferroelectric material and the ferroelectric characteristics.
RAM: Ferro-electric RAM).
【０００２】[0002]
【従来の技術】強誘電体メモリは、低電力、高速処理、
及び不揮発性を有するメモリとして注目されている。こ
のメモリは、強誘電体材料の残留分極を利用したメモリ
であり、従来のEEPROM（Electrically Erasable Progra
mmable ROM）に比べて書き換えが速く、書き換え回数も
３〜７桁ぐらい多くすることができる利点がある。した
がって、FeRAMの実用化は、ストレージメモリとワーキ
ングメモリの両方の働きをすることができることから、
システム設計に非常に有利となる。2. Description of the Related Art Ferroelectric memories are low power, high speed processing,
Also, it is attracting attention as a non-volatile memory. This memory uses the remanent polarization of a ferroelectric material, and is a conventional EEPROM (Electrically Erasable Program).
Rewriting is faster than mmable ROM) and the number of rewriting can be increased by 3 to 7 digits. Therefore, FeRAM can be used as both a storage memory and a working memory in practical application.
It is very advantageous for system design.
【０００３】図１は、従来のFeRAMのデバイス構造を説
明する図である。このFeRAM１０は、ｐ型又はｎ型のシ
リコン基板１１１上に形成されるメモリセルトランジス
タを含んでいる。FIG. 1 is a diagram for explaining the device structure of a conventional FeRAM. The FeRAM 10 includes memory cell transistors formed on a p-type or n-type silicon substrate 111.
【０００４】図１にはかかるセル構造の断面が示されて
おり、この構造は通常のＣＭＯＳプロセスと同様なプロ
セスにより形成できる。すなわち、シリコン基板１１１
上にｐ型ウェル１１１Ａが形成され、ｐ型ウェル１１１
Ａの上にはフィールド酸化膜１１２により画定される活
性領域が形成されている。また、シリコン基板１１１上
には、先の活性領域に対応してゲート電極１１３が設け
られており、FeRAMのワード線を構成している。FIG. 1 shows a cross section of such a cell structure, which can be formed by a process similar to a conventional CMOS process. That is, the silicon substrate 111
The p-type well 111A is formed on the p-type well 111
An active region defined by the field oxide film 112 is formed on A. Further, on the silicon substrate 111, a gate electrode 113 is provided corresponding to the above active region, and constitutes a word line of FeRAM.
【０００５】さらに、シリコン基板１１１とゲート電極
１１３との間にはゲート酸化膜（図示せず）が設けられ
ている。ｐ型ウェル１１１Ａ内には、ｎ＋型の拡散領域
１１１Ｂ及び１１１Ｃがメモリセルのソース領域及びド
レイン領域として、ゲート電極１１３の両側に形成され
ている。したがって、チャネル領域は、拡散領域１１１
Ｂ及び拡散領域１１１Ｃの間のｐ型ウェル１１１Ａにお
いて形成される。Further, a gate oxide film (not shown) is provided between the silicon substrate 111 and the gate electrode 113. In the p-type well 111A, n + -type diffusion regions 111B and 111C are formed on both sides of the gate electrode 113 as a source region and a drain region of a memory cell. Therefore, the channel region is the diffusion region 111.
It is formed in the p-type well 111A between B and the diffusion region 111C.
【０００６】なお、ゲート電極１１３は、活性領域に対
応して、シリコン基板１１１の表面を覆うように設けら
れるＣＶＤ酸化膜１１４により覆われている。ＣＶＤ酸
化膜１１４上にはＰｔ／Ｔｉ構造を有する下側電極１１
５が形成されている。下側電極１１５は、ＦｅＲＡＭの
ドライブ線を構成する。The gate electrode 113 is covered with a CVD oxide film 114 provided so as to cover the surface of the silicon substrate 111, corresponding to the active region. The lower electrode 11 having a Pt / Ti structure is formed on the CVD oxide film 114.
5 is formed. The lower electrode 115 constitutes a drive line of FeRAM.
【０００７】下側電極１１５上にはＰＺＴ（Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ３）あるいはＰＬＺＴ（（Ｐｂ，Ｌａ）
（Ｚｒ，Ｔｉ）Ｏ３）よりなる強誘電体膜１１６が形成
されており、強誘電体膜１１６上にはＰｔ等よりなる上
側電極１１７が形成されている。下側電極１１５、強誘
電体膜１１６及び上側電極１１７は、強誘電体キャパシ
タを形成しており、強誘電体キャパシタ全体は別の層間
絶縁膜１１８により覆われる。On the lower electrode 115, PZT (Pb (Z
r, Ti) O 3 ) or PLZT ((Pb, La)
A ferroelectric film 116 made of (Zr, Ti) O 3 ) is formed, and an upper electrode 117 made of Pt or the like is formed on the ferroelectric film 116. The lower electrode 115, the ferroelectric film 116, and the upper electrode 117 form a ferroelectric capacitor, and the entire ferroelectric capacitor is covered with another interlayer insulating film 118.
【０００８】層間絶縁膜１１８上には上側電極１１７を
露出するコンタクトホール１１８Ａが形成されており、
さらに、拡散領域１１１Ｂ，１１１Ｃを露出するコンタ
クトホール１１８Ｂ，１１８Ｃがそれぞれ形成されてい
る。また、層間絶縁膜１１８上にはコンタクトホール１
１８Ａとコンタクトホール１１８Ｂとを電気的に接続す
るように、Ａｌ合金よりなるローカル配線パターン１１
９Ａが形成されている。A contact hole 118A exposing the upper electrode 117 is formed on the interlayer insulating film 118,
Further, contact holes 118B and 118C exposing the diffusion regions 111B and 111C are formed, respectively. In addition, the contact hole 1 is formed on the interlayer insulating film 118.
Local wiring pattern 11 made of Al alloy so as to electrically connect 18A and contact hole 118B.
9A is formed.
【０００９】さらに、コンタクトホール１１８Ｃで拡散
領域１１１Ｃと電気的にコンタクトするように、層間絶
縁膜１１８上には、Ａｌ合金よりなるビット線パターン
１１９Ｂが形成されている。ローカル配線パターン１１
９Ａとビット線パターン１１９Ｂとはパッシベーション
膜１２０により覆われている。図１に示すように、従来
のFeRAMでは、イリジウムＩｒを含む下側電極１１５上
にチタン酸ジルコン酸鉛Ｐｂ（Ｔｉ，Ｚｒ）Ｏ３（以
下、ＰＺＴと呼ぶ）を主体とする強誘電体薄膜を堆積さ
せてキャパシタを構成している。Further, a bit line pattern 119B made of an Al alloy is formed on the interlayer insulating film 118 so as to make electrical contact with the diffusion region 111C through the contact hole 118C. Local wiring pattern 11
9A and the bit line pattern 119B are covered with a passivation film 120. As shown in FIG. 1, in a conventional FeRAM, a ferroelectric thin film mainly composed of lead zirconate titanate Pb (Ti, Zr) O 3 (hereinafter referred to as PZT) is formed on a lower electrode 115 containing iridium Ir. Are deposited to form a capacitor.
【００１０】このキャパシタに関して、強誘電体結晶の
緻密性の低下、及び強誘電体の疲労を抑制する提案がこ
れまでなされている。特開平８−３３５６７６号公報、
特開平１０−１２８３２号公報、特開平１０−５０９６
０号公報及び特開平１０−１７３１４０号公報等では、
ＰＺＴと下側電極の間にＴｉ又はＴｉＯｘからなる核形
成層を設けることにより、ＰＺＴの結晶性を向上し、強
誘電体特性を向上する技術が開示されている。With respect to this capacitor, proposals have been made so far for suppressing the deterioration of the denseness of the ferroelectric crystal and the fatigue of the ferroelectric. Japanese Patent Laid-Open No. 8-335676,
JP-A-10-12832, JP-A-10-5096
No. 0 and Japanese Patent Laid-Open No. 10-173140,
There is disclosed a technique of improving crystallinity of PZT and improving ferroelectric characteristics by providing a nucleation layer made of Ti or TiOx between the PZT and the lower electrode.
【００１１】一方、特開平７−９９２５２号公報、特開
平６−３４９３２４号公報、及び特開２０００−４４２
３９号公報には、上記核形成層としてチタン酸鉛ＰｂＴ
ｉＯ ３（以下、ＰＴＯと呼ぶ）結晶を用いる技術が開示
されている。On the other hand, JP-A-7-99252 and JP-A-7-99252.
Japanese Patent Laid-Open No. 6-349324 and Japanese Patent Laid-Open No. 2000-442.
No. 39 discloses lead titanate PbT as the nucleation layer.
iO ThreeDisclosed is a technology using a crystal (hereinafter, referred to as PTO).
Has been done.
【００１２】[0012]
【発明が解決しようとする課題】上記公知技術に関し
て、核形成層の厚さは、Ｔｉを使用した場合で１〜１０
ｎｍ、ＴｉＯｘを使用した場合で０．０１〜１０ｎｍで
あり、最適には２〜３ｎｍ程度である。Regarding the above-mentioned known technique, the thickness of the nucleation layer is 1 to 10 when Ti is used.
nm and 0.01 to 10 nm when TiOx is used, and optimally about 2 to 3 nm.
【００１３】このＴｉ又はＴｉＯｘ層が薄い場合には、
この上に堆積されるＰＺＴ中のＰｂがＴｉ又はＴｉＯｘ
層へ拡散し、Ｔｉ又はＴｉＯｘ層はＰＺＴ層に変化す
る。しかし、Ｔｉ又はＴｉＯｘ層が厚い場合には、下側
電極とＰＺＴとの間にＴｉＯｘ層が残る。この場合、Ｐ
ＺＴ成膜後に通常雰囲気中でアニール処理されるので、
Ｔｉ層の場合もＴｉＯｘ層になる。このＴｉＯｘ層は、
常誘電体であるために強誘電体キャパシタとしての特性
が著しく劣化する。したがって、ウェハ全体でＴｉ層又
はＴｉＯｘ層の厚さ厳密に制御することが必要となる。If the Ti or TiOx layer is thin,
Pb in PZT deposited on this is Ti or TiOx.
Diffuse into the layer and the Ti or TiOx layer is transformed into a PZT layer. However, when the Ti or TiOx layer is thick, the TiOx layer remains between the lower electrode and the PZT. In this case, P
After the ZT film is formed, it is annealed in a normal atmosphere.
In the case of a Ti layer, it also becomes a TiOx layer. This TiOx layer is
Since it is a paraelectric material, the characteristics as a ferroelectric capacitor are significantly deteriorated. Therefore, it is necessary to strictly control the thickness of the Ti layer or the TiOx layer over the entire wafer.
【００１４】一方、ＰＴＯを使用した核形成層は、これ
まで主にＣＳＤ（Chemical Solution Deposition）法、
ＭＯＣＶＤ（Metal Organic Chemical Vapor Depositio
n）法により作成されている。ＰＺＴの成膜では、スパ
ッタリング法が用いられる場合があるが、スパッタリン
グ法に従うＰＴＯターゲットを作成することができない
という問題がある。これは、作製時にはＰＴＯ多結晶タ
ーゲットを高温で作製するものの、室温に冷却する時に
キュリー点温度で結晶の相転移が起こり、ターゲットが
割れてしまうことによる。このために、スパッタリング
法では、ＰＴＯ核形成層を堆積することはできなかっ
た。On the other hand, the nucleation layer using PTO has hitherto been mainly used in the CSD (Chemical Solution Deposition) method,
MOCVD (Metal Organic Chemical Vapor Depositio)
n) Created by law. A sputtering method may be used for forming the PZT film, but there is a problem that a PTO target according to the sputtering method cannot be prepared. This is because although the PTO polycrystal target is produced at a high temperature during the production, a phase transition of the crystal occurs at the Curie point temperature when the PTO polycrystal target is cooled to room temperature and the target is cracked. For this reason, the PTO nucleation layer could not be deposited by the sputtering method.
【００１５】本発明の目的は、ＰＺＴの結晶性を向上す
ることにより、強誘電体特性を向上することができる半
導体装置の製造方法を提供することにある。An object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving the ferroelectric characteristics by improving the crystallinity of PZT.
【００１６】[0016]
【課題を解決するための手段】上記目的を達成するため
に、本発明の強誘電体キャパシタを有する半導体装置の
製造方法は、下部電極の上にチタンと鉛を含む物質層を
堆積する工程と、前記堆積された物質層を酸化する工程
と、前記酸化された物質層の上にチタン酸ジルコル酸鉛
層を設ける工程と、前記チタン酸ジルコル酸鉛層の上に
上部電極を設ける工程と、を備えるものである。In order to achieve the above object, a method of manufacturing a semiconductor device having a ferroelectric capacitor according to the present invention comprises a step of depositing a material layer containing titanium and lead on a lower electrode. A step of oxidizing the deposited material layer, a step of providing a lead zircolate titanate layer on the oxidized material layer, a step of providing an upper electrode on the lead zircolate titanate layer, It is equipped with.
【００１７】また、他の観点において、上記堆積工程及
び酸化工程として、下部電極の上にチタン、ジルコン及
び鉛を含む物質層を堆積する工程、及び前記堆積された
物質層を酸化する工程、を備えていてもよい。In another aspect, as the depositing step and the oxidizing step, a step of depositing a material layer containing titanium, zircon and lead on the lower electrode, and a step of oxidizing the deposited material layer. You may have it.
【００１８】さらに、他の観点において、上記堆積工程
及び酸化工程として、下部電極の上にチタンを含む物質
層を堆積する工程、前記堆積された物質層を酸化する工
程、前記酸化された物質層の上に鉛を含む物質層を堆積
する工程、及び前記堆積された物質層を酸化する工程、
を備えていてもよい。Further, in another aspect, as the depositing step and the oxidizing step, a step of depositing a material layer containing titanium on the lower electrode, a step of oxidizing the deposited material layer, and the oxidized material layer. Depositing a layer of material containing lead on top, and oxidizing the deposited layer of material,
May be provided.
【００１９】上記製造方法において、前記チタンと鉛を
含む物質層、又は前記チタン、ジルコン及び鉛を含む物
質層、又は前記チタンを含む物質層及び前記鉛を含む物
質層は、スパッタリングにより堆積される。In the above manufacturing method, the material layer containing titanium and lead, the material layer containing titanium, zircon and lead, or the material layer containing titanium and the material layer containing lead are deposited by sputtering. .
【００２０】本発明は、ＰｂＴｉ合金、あるいはＰｔＺ
ｒＴｉがスパッタリング法でも簡単に成膜することがで
きる点に着目している。ＰｂＴｉ合金の酸化物又はチタ
ンリッチなＰｂＺｒＴｉの酸化物を核形成層とすること
で、Ｔｉ層が厚い場合でもＴｉＯｘがＰＴＺ層と下部電
極間に生じることがなく、その後のプロセスに弊害をも
たらすこともない。The present invention is based on a PbTi alloy or PtZ.
Attention is paid to the fact that rTi can be easily formed by a sputtering method. By using a PbTi alloy oxide or a titanium-rich PbZrTi oxide as the nucleation layer, TiOx does not occur between the PTZ layer and the lower electrode even when the Ti layer is thick, and it causes a harmful effect on the subsequent process. Nor.
【００２１】上記核形成層を用いることによりＰＺＴは
結晶性が緻密化する。この結晶性は核形成層の厚さ等に
依存するものであり、膜厚に対してマージンが大きく、
ウェハ全体に結晶性の良いＰＺＴを再現性良く堆積する
ことができる。By using the nucleation layer, the crystallinity of PZT becomes dense. This crystallinity depends on the thickness of the nucleation layer, etc., and has a large margin with respect to the film thickness.
PZT having good crystallinity can be deposited on the entire wafer with good reproducibility.
【００２２】[0022]
【発明の実施の形態】以下、本発明の実施の形態を添付
図面と対応して詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below in detail with reference to the accompanying drawings.
【００２３】図２は、本発明の第１実施の形態による強
誘電体キャパシタの構造を説明する図である。FIG. 2 is a diagram for explaining the structure of the ferroelectric capacitor according to the first embodiment of the present invention.
【００２４】本強誘電体キャパシタは、シリコン（Ｓ
ｉ）基板１上にシリコン酸化膜層（ＳｉＯ２）２が設け
られている。本実施の形態では、ＳｉＯ２膜層２は、約
５００ｎｍの膜厚に形成される。This ferroelectric capacitor is made of silicon (S
i) A silicon oxide film layer (SiO 2 ) 2 is provided on the substrate 1. In the present embodiment, the SiO 2 film layer 2 is formed to have a film thickness of about 500 nm.
【００２５】ＳｉＯ２膜層２の上には、本強誘電体キャ
パシタの下部電極の一部を構成するイリジウム（Ｉｒ）
又は酸化イリジウム（ＩｒＯｘ）層３が設けられてい
る。本実施の形態では、Ｉｒ又はＩｒＯｘは、ＤＣスパ
ッタリング法によりスパッタリングパワー１〜５ｋＷで
堆積される。このスパッタリングでは、Ｉｒ層を形成す
る場合にはアルゴン分圧は０．１〜１Ｐａ、ＩｒＯｘ層
を形成する場合には酸素及びアルゴンのトータル分圧は
０．１〜１Ｐａである。On the SiO 2 film layer 2, iridium (Ir) forming a part of the lower electrode of the present ferroelectric capacitor is formed.
Alternatively, the iridium oxide (IrO x ) layer 3 is provided. In the present embodiment, Ir or IrO x is deposited with a sputtering power of 1 to 5 kW by the DC sputtering method. In this sputtering, the partial pressure of argon is 0.1 to 1 Pa when forming the Ir layer, and the total partial pressure of oxygen and argon is 0.1 to 1 Pa when forming the IrO x layer.
【００２６】Ｉｒ又はＩｒＯｘ層３の上には、下部電極
の一部を構成する白金（Ｐｔ）層４が設けられている。
本実施の形態では、Ｐｔは、ＤＣスパッタリング法によ
り堆積され、１００〜２００ｎｍの膜厚に形成される。On the Ir or IrO x layer 3, a platinum (Pt) layer 4 forming a part of the lower electrode is provided.
In the present embodiment, Pt is deposited by the DC sputtering method to have a film thickness of 100 to 200 nm.
【００２７】Ｐｔ層４の上には、後述するチタン酸ジル
コル酸鉛（ＰＺＴ）層６の核成長を助長するためのチタ
ン酸鉛（ＰｂＴｉOｘ）核形成層５が設けられている。
ＴｉＰｂは、チタン鉛（ＴｉＰｂ）合金をターゲットに
してＤＣスパッタリング法によりスパッタリングパワー
１〜５ｋＷで堆積され、１〜３０ｎｍの膜厚（典型的に
は２〜１０ｎｍ）に形成される。このスパッタリングに
おけるアルゴン分圧は０．１〜１Ｐａである。ＴｉＰｂ
合金のスパッタリング後、アニーリングによる酸化処理
が行われる。この処理はランプ加熱炉で行われ、酸素雰
囲気中で温度６５０〜７５０℃、０．５〜３分間行われ
る。これによりＴｉＰｂ層は、ＰｂＴｉＯｘ核形成層と
なる。On the Pt layer 4, there is provided a lead titanate (PbTiOx) nucleation layer 5 for promoting the nucleus growth of a lead zirconate titanate (PZT) layer 6 described later.
TiPb is deposited with a sputtering power of 1 to 5 kW by a DC sputtering method using a titanium lead (TiPb) alloy as a target, and is formed to have a film thickness of 1 to 30 nm (typically 2 to 10 nm). The argon partial pressure in this sputtering is 0.1 to 1 Pa. TiPb
After sputtering the alloy, an oxidation treatment by annealing is performed. This treatment is performed in a lamp heating furnace, and is performed in an oxygen atmosphere at a temperature of 650 to 750 ° C. for 0.5 to 3 minutes. As a result, the TiPb layer becomes a PbTiOx nucleation layer.
【００２８】ＰｂＴｉＯｘ核形成層５の上には、ＰＺＴ
層６が設けられている。ＰＺＴは、ＲＦスパッタリング
法によりスパッタリングパワー１〜５ｋWで堆積され、
５０〜２００ｎｍ（典型的には１００〜１５０ｎｍ）の
膜厚に形成される。このスパッタリングにおけるアルゴ
ン分圧は０．５〜３Ｐａである。On the PbTiOx nucleation layer 5, PZT is formed.
A layer 6 is provided. PZT is deposited at a sputtering power of 1 to 5 kW by the RF sputtering method,
It is formed to a film thickness of 50 to 200 nm (typically 100 to 150 nm). The argon partial pressure in this sputtering is 0.5 to 3 Pa.
【００２９】該ＰＺＴ層６の上には、Ｉｒ，ＩｒＯｘ又
はＰｔ層７が上部電極として設けられている。Ｉｒ，Ｉ
ｒＯｘ又はＰｔは、ＤＣスパッタリング法により堆積さ
れ、次いでアニーリング処理される。この処理はランプ
加熱炉又は電熱炉（furnace）で行われ、酸素雰囲気中
で温度６５０〜７５０℃で行われる。On the PZT layer 6, an Ir, IrO x or Pt layer 7 is provided as an upper electrode. Ir, I
rO x or Pt is deposited by the DC sputtering method and then annealed. This treatment is carried out in a lamp heating furnace or an electric furnace, and is carried out in an oxygen atmosphere at a temperature of 650 to 750 ° C.
【００３０】このように、本実施の形態による強誘電体
キャパシタは、下部電極の一部を形成するＰｔ層４とＰ
ＺＴ層６の間に、スパッタリング法により核形成層５を
設けることで、ＰＺＴ層６における強誘電体材料の疲労
特性を向上することができる。これにより、スパッタリ
ング法を一貫して採用する効率的な製造プロセスによ
り、本強誘電体キャパシタを実現することができる。As described above, the ferroelectric capacitor according to the present embodiment has the Pt layer 4 and the P layer 4 which form a part of the lower electrode.
By providing the nucleation layer 5 between the ZT layers 6 by the sputtering method, the fatigue characteristics of the ferroelectric material in the PZT layer 6 can be improved. As a result, the present ferroelectric capacitor can be realized by an efficient manufacturing process that consistently adopts the sputtering method.
【００３１】図３〜図６は、本発明の第２実施の形態に
よる半導体装置の製造工程を説明する図である。本実施
の形態による半導体装置は、第１実施の形態で示した強
誘電体キャパシタ（図１参照）を有する強誘電体メモリ
である。なお、図３〜図６における同じ構成には同じ符
号を付して説明を省略する。3 to 6 are views for explaining the manufacturing process of the semiconductor device according to the second embodiment of the present invention. The semiconductor device according to the present embodiment is a ferroelectric memory having the ferroelectric capacitor (see FIG. 1) shown in the first embodiment. It should be noted that the same components in FIGS.
【００３２】図３（Ａ）は、通常のＣＭＯＳ工程、ＣＶ
Ｄ法によりＳｉＯＮ膜１５及びＳｉＯ２膜１６を順に設
ける工程、さらにはＷプラグ１７Ａ〜１７Ｅを設ける工
程が終了した状態を示しており、いわば、本実施の形態
による製造方法の前提となる構造を示している。FIG. 3A shows a normal CMOS process, CV.
It shows a state in which the step of sequentially providing the SiON film 15 and the SiO 2 film 16 by the D method, and further the step of providing the W plugs 17A to 17E are completed. Shows.
【００３３】はじめに、ＣＭＯＳ工程に関して簡単に説
明する。ｐ型又はｎ型のＳｉ基板１１上にはｐ型ウェル
１１Ａ及びｎ型ウェル１１Ｂが形成されている。さら
に、Ｓｉ基板１１は、各ウェル１１Ａ及び１１Ｂの活性
領域を画定するフィールド酸化膜１２により覆われてい
る。ｐ型ウェル１１Ａ及びｎ型ウェル１１Ｂの各活性領
域上にはゲート酸化膜１３が形成されている。ｐ型ウェ
ル１１Ａにおいてゲート酸化膜１３上にはｐ型ポリシリ
コンゲート電極１４Ａが形成されており、ｎ型ウェル１
１Ｂにおいてゲート酸化膜１３上にはｎ型ポリシリコン
ゲート電極１４Ｂが形成されている。ポリシリコンゲー
ト電極１４Ａ又は１４Ｂと同様に、フィールド酸化膜１
２上にはポリシリコン配線パターン１４Ｃ，１４Ｄが延
在している。また、ｐ型ウェル１１Ａの活性領域中には
ｎ型の不純物をイオン注入することにより、ｎ型拡散領
域１１ａ，１１ｂが形成されており、ｎ型ウェル１１Ｂ
の活性領域中にはｐ型拡散領域１１ｃ，１１ｄが形成さ
れている。First, the CMOS process will be briefly described. A p-type well 11A and an n-type well 11B are formed on a p-type or n-type Si substrate 11. Further, the Si substrate 11 is covered with the field oxide film 12 that defines the active region of each well 11A and 11B. A gate oxide film 13 is formed on each active region of the p-type well 11A and the n-type well 11B. In the p-type well 11A, the p-type polysilicon gate electrode 14A is formed on the gate oxide film 13, and the n-type well 1 is formed.
In 1B, an n-type polysilicon gate electrode 14B is formed on the gate oxide film 13. Like the polysilicon gate electrode 14A or 14B, the field oxide film 1
Polysilicon wiring patterns 14C and 14D extend on the wiring 2. Further, n-type diffusion regions 11a and 11b are formed by ion-implanting n-type impurities into the active region of the p-type well 11A, and the n-type well 11B is formed.
P-type diffusion regions 11c and 11d are formed in the active region.
【００３４】つぎに、ＳｉＯＮ膜１５及びＳｉＯ２膜１
６を順に設ける工程に関して説明する。上記ＣＭＯＳ工
程後の構造上に、ＣＶＤ法によりＳｉＯＮ膜１５を堆積
し、さらにその上にＣＶＤ法によりＳｉＯ２膜１６を堆
積する。ここで、ＣＭＰ法により、ＳｉＯＮ膜１５をス
トッパとしてＳｉＯ２膜１６を研磨して平坦化する。次
いで、平坦化されたＳｉＯ２膜１６中に、コンタクトホ
ール（図示せず）をそれぞれ拡散領域１１ａ，１１ｂ，
１１ｃ及び１１ｄが露出されるように形成する。Next, the SiON film 15 and the SiO 2 film 1
The process of sequentially providing 6 will be described. A SiON film 15 is deposited on the structure after the CMOS process by the CVD method, and a SiO 2 film 16 is further deposited thereon by the CVD method. Here, the SiO 2 film 16 is polished and planarized by the CMP method using the SiON film 15 as a stopper. Next, in the flattened SiO 2 film 16, contact holes (not shown) are formed in the diffusion regions 11a, 11b, respectively.
It is formed so that 11c and 11d are exposed.
【００３５】最後に、上記工程後の構造上に、上記コン
タクトホールを埋めるようにＷ層（図示せず）を堆積
し、さらに、ＳｉＯ２膜１６をストッパとしてＣＭＰ法
により該Ｗ層を研磨して平坦化する。これにより、各コ
ンタクトホールにそれぞれ対応してＷプラグ１７Ａ〜１
７Ｅが形成される。Finally, a W layer (not shown) is deposited on the structure after the above step so as to fill the contact hole, and the W layer is polished by the CMP method using the SiO 2 film 16 as a stopper. Flatten. As a result, the W plugs 17A to 1A corresponding to the respective contact holes are formed.
7E is formed.
【００３６】つぎに、図３（Ｂ）の工程では、図３
（Ａ）の構造上に、ＳｉＯＮからなる酸化防止膜１８及
びＳｉＯ２膜１９を形成し、さらにＮ２雰囲気中で熱処
理を行い、脱ガスを十分に行う。Next, in the step of FIG.
An antioxidant film 18 and a SiO 2 film 19 made of SiON are formed on the structure of (A), and heat treatment is further performed in an N 2 atmosphere to sufficiently degas.
【００３７】つぎに、図３（Ｃ）の工程では、図３
（Ｂ）の構造上に、ＤＣスパッタリングにより、Ｉｒ又
はＩｒＯｘ膜２０及びＰｔ膜２１を堆積し、強誘電体キ
ャパシタの下部電極として形成する。さらに、Ｐｔ膜２
１の堆積の後、ＴｉＰｂ合金をターゲットとしてスパッ
タリングを行い、次いで堆積されたＴｉＰｂ膜に対して
アニーリングによる酸化処理を行う。これにより該Ｔｉ
Ｐｂ膜が酸化され核形成層２２が形成される。その後、
該核形成層２２上に強誘電体キャパシタ絶縁膜としての
ＰＺＴ膜２３を形成する。Next, in the step of FIG.
On the structure of (B), an Ir or IrOx film 20 and a Pt film 21 are deposited by DC sputtering to form a lower electrode of the ferroelectric capacitor. Furthermore, the Pt film 2
After the deposition of No. 1, sputtering is performed using a TiPb alloy as a target, and then the deposited TiPb film is subjected to an oxidation treatment by annealing. As a result, the Ti
The Pb film is oxidized to form the nucleation layer 22. afterwards,
A PZT film 23 as a ferroelectric capacitor insulating film is formed on the nucleation layer 22.
【００３８】さらに、ＰＺＴ膜２３の堆積後、酸素雰囲
気中で急速熱処理工程を行い、ＰＺＴ膜２３を結晶化す
ると同時に、酸素欠損の補償を行う。上記急速熱処理工
程の後、ＤＣスパッタリング法により、ＰＺＴ膜２３上
にＩｒ、ＩｒＯ２又はＰｔ膜２４を堆積して上部電極層
を形成する。Further, after the PZT film 23 is deposited, a rapid thermal annealing process is performed in an oxygen atmosphere to crystallize the PZT film 23 and at the same time compensate for oxygen deficiency. After the rapid thermal processing, the Ir, IrO 2 or Pt film 24 is deposited on the PZT film 23 by the DC sputtering method to form the upper electrode layer.
【００３９】つぎに、図４（Ｄ）の工程では、上部電極
層２４上にレジストパターンを形成し、該パターンをマ
スクにして上部電極層２４をドライエッチングする。こ
れにより、上部電極層２４に対応した上部電極パターン
２４ＡがＰＺＴ膜２３上に形成される。さらに、上部電
極パターン２４Ａの形成の後、酸素雰囲気中でアニール
処理を行い、上部電極層２４のスパッタリング及びパタ
ーニングの際にＰＺＴ膜２３に生じた損傷を消滅させ
る。Next, in the step of FIG. 4D, a resist pattern is formed on the upper electrode layer 24, and the upper electrode layer 24 is dry-etched using the pattern as a mask. Thereby, the upper electrode pattern 24A corresponding to the upper electrode layer 24 is formed on the PZT film 23. Further, after forming the upper electrode pattern 24A, an annealing process is performed in an oxygen atmosphere to eliminate damage caused to the PZT film 23 during sputtering and patterning of the upper electrode layer 24.
【００４０】つぎに、図４（Ｅ）の工程では、強誘電体
キャパシタのキャパシタ絶縁膜パターンに対応したレジ
ストパターンをＰＺＴ膜２３及び核形成層２２上に形成
し、該パターンをマスクにしてＰＺＴ膜２３及び核形成
層２２をドライエッチングする。これにより、ＰＺＴ膜
２３及び核形成層２２の各々に対応したＰＺＴパターン
２３Ａ、核形成パターン２２Ａが形成される。Next, in the step of FIG. 4E, a resist pattern corresponding to the capacitor insulating film pattern of the ferroelectric capacitor is formed on the PZT film 23 and the nucleation layer 22, and the pattern is used as a mask for PZT. The film 23 and the nucleation layer 22 are dry-etched. As a result, the PZT pattern 23A and the nucleation pattern 22A corresponding to the PZT film 23 and the nucleation layer 22 are formed.
【００４１】さらに、Ｉｒ又はＩｒＯ２膜上にＰＺＴパ
ターン２３Ａを覆うように、ＰＺＴ層２３と同じ材料か
らなるエンキャップ層２５を形成する。このエンキャッ
プ層２５は、ＰＺＴ層２３と同じ条件でのスパッタリン
グにより堆積し、さらに、酸素雰囲気中での急速熱処理
により形成する。このエンキャップ層２５により、ＰＺ
Ｔパターン２３Ａを還元作用から保護することができ
る。Further, an encap layer 25 made of the same material as the PZT layer 23 is formed on the Ir or IrO 2 film so as to cover the PZT pattern 23A. The encap layer 25 is deposited by sputtering under the same conditions as the PZT layer 23, and is further formed by rapid thermal processing in an oxygen atmosphere. With this encap layer 25, PZ
The T pattern 23A can be protected from the reducing action.
【００４２】つぎに、図４（Ｆ）の工程では、下部電極
層２０，２１上、すなわちエンキャップ層２５上に下部
電極パターンの形状に対応したレジストパターンを形成
し、該レジストパターンをマスクにしてエンキャップ層
２５及び下部電極２０，２１をドライエッチングにより
パターニングしてエンキャップパターン２５Ａ及び下部
電極パターン２２Ａを形成する。Next, in the step of FIG. 4F, a resist pattern corresponding to the shape of the lower electrode pattern is formed on the lower electrode layers 20 and 21, that is, the encap layer 25, and the resist pattern is used as a mask. Then, the encap layer 25 and the lower electrodes 20 and 21 are patterned by dry etching to form an encap pattern 25A and a lower electrode pattern 22A.
【００４３】さらに、下部電極２０，２１のパターニン
グの後、レジストパターンを除去する。次いで、酸素雰
囲気中での熱処理を行うことにより、上記ドライエッチ
ング時にＰＺＴパターン２３Ａ中に生じた損傷を解消す
る。After patterning the lower electrodes 20 and 21, the resist pattern is removed. Then, heat treatment is performed in an oxygen atmosphere to eliminate the damage caused in the PZT pattern 23A during the dry etching.
【００４４】つぎに、図５（Ｇ）の工程では、図４
（Ｆ）の構造上に、ＣＶＤ法によりＳｉＯ２膜２６を堆
積し、さらに該ＳｉＯ２膜２６上にＳＯＧ膜２７を堆積
して段差を緩和する。このＳｉＯ２膜２６及びＳＯＧ膜
２７は層間絶縁膜２８を構成する。Next, in the step of FIG.
A SiO 2 film 26 is deposited on the structure (F) by a CVD method, and an SOG film 27 is further deposited on the SiO 2 film 26 to reduce the step. The SiO 2 film 26 and the SOG film 27 form an interlayer insulating film 28.
【００４５】つぎに、図５（Ｈ）の工程では、図５
（Ｇ）の構造上に、層間絶縁膜２８を貫通して、上部電
極パターン２４Ａを露出するコンタクトホール２９Ａ、
及び下部電極パターン２１Ａを露出するコンタクトホー
ル２９Ｂを形成する。さらに、コンタクトホールのドラ
イエッチングの後、酸素雰囲気中で熱処理を行うことに
より、ドライエッチングに伴ってＰＺＴパターン２３Ａ
に生じた欠陥を解消する。Next, in the step of FIG.
On the structure of (G), a contact hole 29A penetrating the interlayer insulating film 28 and exposing the upper electrode pattern 24A,
Also, a contact hole 29B exposing the lower electrode pattern 21A is formed. Further, after dry etching of the contact hole, heat treatment is performed in an oxygen atmosphere, so that the PZT pattern 23A is formed along with the dry etching.
To eliminate the defects that occurred in.
【００４６】つぎに、図５（Ｉ）の工程では、層間絶縁
膜２８、ＳｉＯ２膜１９及びＳｉＯＮ酸化防止膜１８を
貫通して、Ｗプラグ１７Ｂ及び１７Ｄを露出するコンタ
クトホール２９Ｃ及び２９Ｄを形成する。Next, in the step of FIG. 5I, contact holes 29C and 29D are formed which penetrate the interlayer insulating film 28, the SiO 2 film 19 and the SiON oxidation preventing film 18 and expose the W plugs 17B and 17D. To do.
【００４７】つぎに、図６（Ｊ）の工程では、コンタク
トホール２９Ａとコンタクトホール２９Ｃとを電気的に
接続するローカル配線パターン３０ＡをＴｉＮ膜により
形成する。同様にして、コンタクトホール２９Ｂ，２９
Ｄの上にも、ローカル配線パターン３０Ｂ，３０Ｄを形
成する。Next, in the process of FIG. 6J, a local wiring pattern 30A for electrically connecting the contact hole 29A and the contact hole 29C is formed by a TiN film. Similarly, the contact holes 29B, 29
Local wiring patterns 30B and 30D are also formed on D.
【００４８】最後に、図６（Ｋ）の工程では、図６
（Ｊ）の構造上にＳｉＯ２膜３１を形成する。次いで、
図６（Ｌ）の工程では、ＳｉＯ２膜３１を貫通して、Ｗ
プラグ１７Ａ、ローカル配線パターン３０Ｂ及びＷプラ
グ１７Ｃを露出するコンタクトホール３２Ａ，３２Ｂ及
び３２Ｃを形成する。Finally, in the process of FIG.
A SiO 2 film 31 is formed on the structure (J). Then
In the step of FIG. 6L, the SiO 2 film 31 is penetrated and W
Contact holes 32A, 32B and 32C exposing the plug 17A, the local wiring pattern 30B and the W plug 17C are formed.
【００４９】図６（Ｌ）の工程の後、コンタクトホール
３２Ａ，３２Ｂ及び３２Ｃにそれぞれ対応して、電極
（図示せず）を形成する。以上に説明した工程につい
て、必要に応じて層間絶縁膜及びローカル配線パターン
を形成する工程を繰り返すことにより、多層配線構造を
形成することができる。After the step of FIG. 6L, electrodes (not shown) are formed corresponding to the contact holes 32A, 32B and 32C, respectively. With respect to the steps described above, a step of forming an interlayer insulating film and a local wiring pattern is repeated as necessary, whereby a multilayer wiring structure can be formed.
【００５０】以上、本発明の実施の形態を説明してきた
が、本発明は上記実施の形態に限定されず、デバイス構
造の変更及び／又は製造プロセスにおける設定パラメー
タ等の変更等があってもよい。以下、これらの点につい
て説明する。Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and the device structure may be changed and / or the setting parameters and the like in the manufacturing process may be changed. . Hereinafter, these points will be described.
【００５１】たとえば、上記第１及び第２実施の形態で
は、核形成層５及び核形成パターン２２ＡとしてＴｉＰ
ｂを使用している。本発明はこれに限定されず、強誘電
体材料の結晶性の向上に寄与することができる物質であ
ればよい。たとえば、ＰｂＴｉ合金のターゲットの替わ
りにＰｂＴｉＺｒ合金のターゲットを使用してチタンリ
ッチなＰｂＴｉＺｒ核形成層を成膜してもよい。また、
Ｔｉ又はＴｉＺｒ層を１〜２０ｎｍの膜厚に堆積した後
に、Ｐｂ層を１〜２０ｎｍの膜厚（典型的には５ｎｍ）
に堆積してもよい。For example, in the first and second embodiments, TiP is used as the nucleation layer 5 and nucleation pattern 22A.
b is used. The present invention is not limited to this, and may be any substance as long as it can contribute to improving the crystallinity of the ferroelectric material. For example, a titanium-rich PbTiZr nucleation layer may be deposited using a PbTiZr alloy target instead of a PbTi alloy target. Also,
After depositing a Ti or TiZr layer to a film thickness of 1 to 20 nm, a Pb layer to a film thickness of 1 to 20 nm (typically 5 nm)
May be deposited on.
【００５２】また、上記第１及び第２実施の形態では、
核形成層は、下部電極の界面の安定を図るために、下部
電極とＰＺＴ膜又はＰＺＴパターンの間に設けられてい
る。本発明はこれに限定されず、上部電極の界面の安定
を図るために、上部電極７とＰＺＴ膜６又はＰＺＴパタ
ーン２３Ａの間に設ける構造としてもよい。Further, in the above-mentioned first and second embodiments,
The nucleation layer is provided between the lower electrode and the PZT film or PZT pattern in order to stabilize the interface of the lower electrode. The present invention is not limited to this, and may be provided between the upper electrode 7 and the PZT film 6 or the PZT pattern 23A in order to stabilize the interface of the upper electrode.
【００５３】図７は、本発明の他の実施の形態による強
誘電体キャパシタの構造を説明する図である。図７は図
２に対応しており、図２に示した構成と同じ構成には同
じ符号を付して説明を省略する。FIG. 7 is a diagram for explaining the structure of a ferroelectric capacitor according to another embodiment of the present invention. FIG. 7 corresponds to FIG. 2, and the same configurations as those shown in FIG.
【００５４】本実施の形態では、ＰＺＴ膜６上には、Ｔ
ｉＰｂ合金をスパッタリングのターゲットにしてＴｉＰ
ｂが堆積され、アニーリングによりＴｉＰｂ核形成層８
が形成される。このＴｉＰｂ核形成層８により、上部電
極界面が安定してＰＺＴ膜６中に結晶欠陥ができ難くな
るため、ＰＺＴ膜６の疲労特性等が向上する。上述した
ように、この場合にも核形成層８には、チタンリッチな
ＰｂＴｉＺｒ核形成層を設けてもよいし、また、Ｔｉ又
はＴｉＺｒ層を堆積した後に、Ｐｂ層を堆積してもよ
い。
（付記１） 強誘電体キャパシタを有する半導体装置の
製造方法であり、下部電極の上にチタンと鉛を含む物質
層を堆積する堆積工程と、前記堆積工程により堆積され
た物質層を酸化する酸化工程と、前記酸化工程により酸
化された物質層の上にチタン酸ジルコル酸鉛層を設ける
工程と、前記工程により設けられたチタン酸ジルコル酸
鉛層の上に上部電極を設ける工程と、を備える半導体装
置の製造方法。
（付記２） 強誘電体キャパシタを有する半導体装置の
製造方法であり、 下部電極の上にチタン、ジルコン及
び鉛を含む物質層を堆積する堆積工程と、前記堆積工程
により堆積された物質層を酸化する酸化工程と、前記酸
化工程により酸化された物質層の上にチタン酸ジルコル
酸鉛層を設ける工程と、前記工程により設けられたチタ
ン酸ジルコル酸鉛層の上に上部電極を設ける工程と、を
備える半導体装置の製造方法。
（付記３） 強誘電体キャパシタを有する半導体装置の
製造方法であり、下部電極の上にチタンを含む物質層を
堆積する第１堆積工程と、前記第１堆積工程により堆積
された物質層を酸化する第１酸化工程と、前記第１酸化
工程により酸化された物質層の上に鉛を含む物質を堆積
する第２堆積工程と、前記第２堆積工程により堆積され
た物質層を酸化する第２酸化工程と、前記第２酸化工程
により酸化された物質層の上にチタン酸ジルコル酸鉛層
を設ける工程と、前記工程により設けられたチタン酸ジ
ルコル酸鉛層の上に上部電極を設ける工程と、を備える
半導体装置の製造方法。
（付記４） 強誘電体キャパシタを有する半導体装置の
製造方法であり、下部電極の上にチタンと鉛を含む物質
層を堆積する第１堆積工程と、前記第１堆積工程により
堆積された物質層を酸化する第１酸化工程と、前記第１
酸化工程により酸化された物質層の上にチタン酸ジルコ
ル酸鉛層を設ける工程と、前記工程により設けられたチ
タン酸ジルコル酸鉛層の上にチタンと鉛を含む物質層を
堆積する第２堆積工程と、前記第２堆積工程により堆積
された物質層を酸化する第２酸化工程と、前記第２酸化
工程により酸化された物質層の上に上部電極を設ける工
程と、を備える半導体装置の製造方法。In this embodiment, the TZ is formed on the PZT film 6.
TiP using iPb alloy as sputtering target
b is deposited, and the TiPb nucleation layer 8 is annealed by annealing.
Is formed. The TiPb nucleation layer 8 stabilizes the interface of the upper electrode and makes it difficult for crystal defects to occur in the PZT film 6, so that the fatigue characteristics of the PZT film 6 are improved. As described above, also in this case, the nucleation layer 8 may be provided with a titanium-rich PbTiZr nucleation layer, or the Pb layer may be deposited after depositing the Ti or TiZr layer. (Supplementary Note 1) A method of manufacturing a semiconductor device having a ferroelectric capacitor, comprising a deposition step of depositing a material layer containing titanium and lead on a lower electrode, and an oxidation step of oxidizing the material layer deposited by the deposition step. A step of providing a lead zircolate titanate layer on the material layer oxidized by the oxidation step, and a step of providing an upper electrode on the lead zircolate titanate layer provided by the step. Manufacturing method of semiconductor device. (Supplementary Note 2) A method of manufacturing a semiconductor device having a ferroelectric capacitor, comprising a deposition step of depositing a material layer containing titanium, zircon and lead on a lower electrode, and oxidizing the material layer deposited by the deposition step. An oxidizing step, a step of providing a lead zirconate titanate layer on the material layer oxidized by the oxidizing step, and a step of providing an upper electrode on the lead zircolate titanate layer provided by the step, A method for manufacturing a semiconductor device, comprising: (Supplementary Note 3) A method of manufacturing a semiconductor device having a ferroelectric capacitor, comprising a first deposition step of depositing a material layer containing titanium on a lower electrode, and oxidizing the material layer deposited by the first deposition step. A first oxidation step, a second deposition step of depositing a substance containing lead on the material layer oxidized by the first oxidation step, and a second oxidation step of oxidizing the material layer deposited by the second deposition step. An oxidation step, a step of providing a lead zirconate titanate layer on the material layer oxidized by the second oxidation step, and a step of providing an upper electrode on the lead zirconate titanate layer provided by the step. A method for manufacturing a semiconductor device, comprising: (Supplementary Note 4) A method of manufacturing a semiconductor device having a ferroelectric capacitor, comprising: a first deposition step of depositing a material layer containing titanium and lead on a lower electrode; and a material layer deposited by the first deposition step. A first oxidation step of oxidizing the
A step of providing a lead zircolate titanate layer on the material layer oxidized by the oxidation step, and a second deposition for depositing a material layer containing titanium and lead on the lead zircolate titanate layer provided by the step Manufacturing a semiconductor device comprising: a step, a second oxidation step of oxidizing the material layer deposited by the second deposition step, and a step of providing an upper electrode on the material layer oxidized by the second oxidation step. Method.
【００５５】（付記５） 強誘電体キャパシタを有する
半導体装置の製造方法であり、下部電極の上にチタン、
ジルコン及び鉛を含む物質層を堆積する第１堆積工程
と、前記第１堆積工程により堆積された物質層を酸化す
る第１酸化工程と、前記第１酸化工程により酸化された
物質層の上にチタン酸ジルコル酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコル酸鉛層の上
にチタン、ジルコン及び鉛を含む物質層を堆積する第２
堆積工程と、前記第２堆積工程により堆積された物質層
を酸化する第２酸化工程と、前記第２酸化工程のより酸
化された物質層の上に上部電極を設ける工程と、を備え
る半導体装置の製造方法。(Supplementary Note 5) A method of manufacturing a semiconductor device having a ferroelectric capacitor, wherein titanium is formed on the lower electrode,
A first deposition step of depositing a material layer containing zircon and lead, a first oxidation step of oxidizing the material layer deposited by the first deposition step, and a material layer oxidized by the first oxidation step A step of providing a lead zircolate titanate layer,
A second step of depositing a material layer containing titanium, zircon and lead on the lead zircolate titanate layer provided by the above step;
A semiconductor device comprising: a deposition step; a second oxidation step of oxidizing the material layer deposited by the second deposition step; and a step of providing an upper electrode on the material layer further oxidized in the second oxidation step. Manufacturing method.
【００５６】（付記６） 強誘電体キャパシタを有する
半導体装置の製造方法であり、下部電極の上にチタンを
含む物質層を堆積する第１堆積工程と、前記第１堆積工
程により堆積された物質層を酸化する第１酸化工程と、
前記第１酸化工程により酸化された物質層の上に鉛を含
む物質層を堆積する第２堆積工程と、前記第２堆積工程
により堆積された物質層を酸化する第２酸化工程と、前
記第２酸化工程により酸化された物質層の上にチタン酸
ジルコル酸鉛層を設ける工程と、前記工程により設けら
れた物質層の上にチタンを含む物質層を堆積する第３堆
積工程と、前記第３堆積工程により堆積された物質層を
酸化する第３酸化工程と、前記第３酸化工程により酸化
された物質層の上に鉛を含む物質層を堆積する第４堆積
工程と、前記第４堆積工程により堆積された物質層を酸
化する第４酸化工程と、前記第４酸化工程により酸化さ
れた物質層の上に上部電極を設ける工程と、を備える半
導体装置の製造方法。(Supplementary Note 6) A method of manufacturing a semiconductor device having a ferroelectric capacitor, comprising: a first deposition step of depositing a material layer containing titanium on a lower electrode; and a material deposited by the first deposition step. A first oxidation step of oxidizing the layer,
A second deposition step of depositing a material layer containing lead on the material layer oxidized by the first oxidation step; a second oxidation step of oxidizing the material layer deposited by the second deposition step; A step of providing a lead zirconate titanate layer on the material layer oxidized by the second oxidation step; a third deposition step of depositing a material layer containing titanium on the material layer provided by the step; A third oxidation step of oxidizing the material layer deposited by the third deposition step, a fourth deposition step of depositing a material layer containing lead on the material layer oxidized by the third oxidation step, and the fourth deposition A method of manufacturing a semiconductor device, comprising: a fourth oxidation step of oxidizing a material layer deposited by the step; and a step of providing an upper electrode on the material layer oxidized by the fourth oxidation step.
【００５７】（付記７） 前記チタンと鉛を含む物質
層、又は前記チタン、ジルコン及び鉛を含む物質層、又
は前記チタンを含む物質層及び前記鉛を含む物質層は、
スパッタリングにより堆積される、請求項１乃至３のい
ずれか記載の半導体装置の製造方法。
（付記８） 前記下部電極は、イリジウム又はイリジウ
ム酸化物を含む、請求項１乃至３、付記４乃至７のいず
れか記載の半導体装置の製造方法。(Supplementary Note 7) The material layer containing titanium and lead, the material layer containing titanium, zircon and lead, or the material layer containing titanium and the material layer containing lead,
The method for manufacturing a semiconductor device according to claim 1, wherein the method is a deposition by sputtering. (Supplementary note 8) The method for manufacturing a semiconductor device according to any one of Supplementary notes 1 to 3 and Supplementary notes 4 to 7, wherein the lower electrode contains iridium or iridium oxide.
【００５８】[0058]
【発明の効果】本発明によれば、下部電極とＰＺＴ層の
間、さらにはＰＺＴ層と上部電極の間に核形成層をスパ
ッタリング法により設けることで、ＰＺＴ層における強
誘電体材料の疲労特性を向上することができる。また、
スパッタリング法のみを採用する効率的な製造プロセス
により、本強誘電体キャパシタを実現することができ
る。According to the present invention, by providing the nucleation layer between the lower electrode and the PZT layer, and further between the PZT layer and the upper electrode by the sputtering method, the fatigue characteristics of the ferroelectric material in the PZT layer can be improved. Can be improved. Also,
The present ferroelectric capacitor can be realized by an efficient manufacturing process employing only the sputtering method.
【図１】従来の従来のFeRAMのデバイス構造を説明する
図である。FIG. 1 is a diagram illustrating a conventional FeRAM device structure.
【図２】本発明の第１実施の形態による強誘電体キャパ
シタの構造を説明する図である。FIG. 2 is a diagram illustrating a structure of a ferroelectric capacitor according to the first embodiment of the present invention.
【図３】（Ａ）〜（Ｃ）は、本発明の第２実施の形態に
よる半導体装置の製造プロセスを説明する図（その１）
である。3A to 3C are views for explaining the manufacturing process of the semiconductor device according to the second embodiment of the present invention (No. 1).
Is.
【図４】（Ｄ）〜（Ｆ）は、本発明の第２実施の形態に
よる半導体装置の製造プロセスを説明する図（その２）
である。4 (D) to (F) are views for explaining the manufacturing process of the semiconductor device according to the second embodiment of the present invention (No. 2).
Is.
【図５】（Ｇ）〜（Ｉ）は、本発明の第２実施の形態に
よる半導体装置の製造プロセスを説明する図（その３）
である。5 (G) to (I) are views for explaining the manufacturing process of the semiconductor device according to the second embodiment of the present invention (No. 3).
Is.
【図６】（Ｊ）〜（Ｌ）は、本発明の第２実施の形態に
よる半導体装置の製造プロセスを説明する図（その４）
である。6 (J) to (L) are views for explaining the manufacturing process of the semiconductor device according to the second embodiment of the present invention (No. 4).
Is.
【図７】本発明の他の実施の形態による強誘電体キャパ
シタの構造を説明する図である。FIG. 7 is a diagram illustrating a structure of a ferroelectric capacitor according to another embodiment of the present invention.
１，１１，１１１ シリコン（Ｓｉ）基板
２，１２，１１２ シリコン酸化膜（ＳｉＯ２）層
３ イリジウム（Ｉｒ）又は酸化イリジウム（Ｉｒ
Ｏｘ）層
４ 白金（Ｐｔ）層
５，８ ＰｂＴｉＯｘ核形成層
６ チタン酸ジルコル酸鉛（ＰＺＴ）層
７ Ｉｒ、ＩｒＯ２又はＰｔ層（下部電極）
１１Ａ，１１１Ａ ｐ型ウェル
１１Ｂ ｎ型ウェル
１１ａ，１１ｂ，１１１Ｂ，１１１Ｃ ｎ型拡散領域
１１ｃ，１１ｄ ｐ型拡散領域
１２ フィールド酸化膜
１３，１１３ ゲート電極
１４Ａ，１４Ｂ ポリシリコンゲート電極
１４Ｃ，１４Ｄ ポリシリコン配線パターン
１５ ＳｉＯＮ膜
１６ ＳｉＯ２膜
１７Ａ〜１７Ｄ Ｗプラグ
１８ ＳｉＯＮ酸化防止膜
１９ ＳｉＯ２膜
２０ Ｉｒ又はＩｒＯｘ膜
２１ Ｐｔ膜
２２ 核形成層
２３ ＰＺＴ膜
２４ 上部電極層
２５ エンキャップ層
２６，１１４ ＳｉＯ２膜
２７ ＳＯＧ膜
２８，１１８ 層間絶縁膜
２９Ａ〜２９Ｄ，１１８Ａ，１１８Ｂ コンタクトホー
ル
３０Ａ〜３０Ｄ，１１９Ａ ローカル配線パターン
１２０ パッシベーション膜
１１９Ｂ ビット線パターン1, 11, 111 Silicon (Si) substrate 2, 12, 112 Silicon oxide film (SiO 2 ) layer 3 Iridium (Ir) or iridium oxide (Ir)
Ox) layer 4 Platinum (Pt) layer 5, 8 PbTiOx nucleation layer 6 Lead zircorate titanate (PZT) layer 7 Ir, IrO 2 or Pt layer (lower electrode) 11A, 111A p-type well 11B n-type well 11a, 11b, 111B, 111C n-type diffusion regions 11c, 11d p-type diffusion region 12 field oxide films 13, 113 gate electrodes 14A, 14B polysilicon gate electrodes 14C, 14D polysilicon wiring pattern 15 SiON film 16 SiO 2 films 17A to 17D W Plug 18 SiON antioxidant film 19 SiO 2 film 20 Ir or IrOx film 21 Pt film 22 Nucleation layer 23 PZT film 24 Upper electrode layer 25 Encap layer 26, 114 SiO 2 film 27 SOG film 28, 118 Interlayer insulating film 29A to 29D, 118A, 118B Contact holes 30A-30 , 119A local interconnection pattern 120 a passivation film 119B bit line pattern
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 FR02 GA21 JA15 JA38 JA39 JA40 JA43 MA06 MA17 NA08 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5F083 FR02 GA21 JA15 JA38 JA39 JA40 JA43 MA06 MA17 NA08
Claims (4)
の製造方法であり、 下部電極の上にチタンと鉛を含む物質層を堆積する堆積
工程と、 前記堆積工程により堆積された物質層を酸化する酸化工
程と、 前記酸化工程により酸化された物質層の上にチタン酸ジ
ルコル酸鉛層を設ける工程と、 前記工程により設けられたチタン酸ジルコル酸鉛層の上
に上部電極を設ける工程と、を備える半導体装置の製造
方法。1. A method of manufacturing a semiconductor device having a ferroelectric capacitor, comprising: a deposition step of depositing a material layer containing titanium and lead on a lower electrode; and an oxidation of the material layer deposited by the deposition step. An oxidation step, a step of providing a lead zircolate titanate layer on the material layer oxidized by the oxidation step, and a step of providing an upper electrode on the lead zircolate titanate layer provided by the step, A method of manufacturing a semiconductor device comprising.
の製造方法であり、 下部電極の上にチタン、ジルコン及び鉛を含む物質層を
堆積する堆積工程と、 前記堆積工程により堆積された物質層を酸化する酸化工
程と、 前記酸化工程により酸化された物質層の上にチタン酸ジ
ルコル酸鉛層を設ける工程と、 前記工程により設けられたチタン酸ジルコル酸鉛層の上
に上部電極を設ける工程と、を備える半導体装置の製造
方法。2. A method of manufacturing a semiconductor device having a ferroelectric capacitor, comprising: a deposition step of depositing a material layer containing titanium, zircon and lead on a lower electrode; and a material layer deposited by the deposition step. An oxidation step of oxidizing, a step of providing a lead zirconate titanate layer on the material layer oxidized by the oxidation step, and a step of providing an upper electrode on the lead zirconate titanate layer provided by the step; A method for manufacturing a semiconductor device, comprising:
の製造方法であり、 下部電極の上にチタンを含む物質層を堆積する第１堆積
工程と、 前記第１堆積工程により堆積された物質層を酸化する第
１酸化工程と、 前記第１酸化工程により酸化された物質層の上に鉛を含
む物質を堆積する第２堆積工程と、 前記第２堆積工程により堆積された物質層を酸化する第
２酸化工程と、 前記第２酸化工程により酸化された物質層の上にチタン
酸ジルコル酸鉛層を設ける工程と、 前記工程により設けられたチタン酸ジルコル酸鉛層の上
に上部電極を設ける工程と、を備える半導体装置の製造
方法。3. A method of manufacturing a semiconductor device having a ferroelectric capacitor, comprising: a first deposition step of depositing a material layer containing titanium on a lower electrode; and a material layer deposited by the first deposition step. A first oxidation step of oxidizing, a second deposition step of depositing a substance containing lead on the material layer oxidized by the first oxidation step, and a second oxidation step of oxidizing the material layer deposited by the second deposition step A second oxidation step, a step of providing a lead zirconate titanate layer on the material layer oxidized by the second oxidation step, and a step of providing an upper electrode on the lead zircolate titanate layer provided by the step A method for manufacturing a semiconductor device, comprising:
チタン、ジルコン及び鉛を含む物質層、又は前記チタン
を含む物質層及び前記鉛を含む物質層は、スパッタリン
グにより堆積される、請求項１乃至３のいずれか記載の
半導体装置の製造方法。4. The material layer containing titanium and lead, the material layer containing titanium, zircon and lead, or the material layer containing titanium and the material layer containing lead are deposited by sputtering. 4. The method for manufacturing a semiconductor device according to any one of 1 to 3.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230046A JP4822625B2 (en) | 2001-07-30 | 2001-07-30 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230046A JP4822625B2 (en) | 2001-07-30 | 2001-07-30 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003046064A true JP2003046064A (en) | 2003-02-14 |
| JP4822625B2 JP4822625B2 (en) | 2011-11-24 |
Family
ID=19062314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001230046A Expired - Fee Related JP4822625B2 (en) | 2001-07-30 | 2001-07-30 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4822625B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183842A (en) * | 2003-12-22 | 2005-07-07 | Fujitsu Ltd | Manufacturing method of semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799252A (en) * | 1993-06-22 | 1995-04-11 | Sharp Corp | Manufacture of ferroelectric film and semiconductor device using manufacture thereof |
| JP2000044239A (en) * | 1998-07-28 | 2000-02-15 | Yamaha Corp | Ferroelectric memory |
| JP2000082796A (en) * | 1991-09-25 | 2000-03-21 | Seiko Epson Corp | Semiconductor device |
-
2001
- 2001-07-30 JP JP2001230046A patent/JP4822625B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000082796A (en) * | 1991-09-25 | 2000-03-21 | Seiko Epson Corp | Semiconductor device |
| JPH0799252A (en) * | 1993-06-22 | 1995-04-11 | Sharp Corp | Manufacture of ferroelectric film and semiconductor device using manufacture thereof |
| JP2000044239A (en) * | 1998-07-28 | 2000-02-15 | Yamaha Corp | Ferroelectric memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183842A (en) * | 2003-12-22 | 2005-07-07 | Fujitsu Ltd | Manufacturing method of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4822625B2 (en) | 2011-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3484324B2 (en) | Semiconductor memory device | |
| JP4884104B2 (en) | Semiconductor device including capacitor and manufacturing method thereof | |
| KR100323268B1 (en) | Memory device and method of manufacturing the same | |
| US8633036B2 (en) | Manufacturing method of ferroelectric capacitor | |
| JP2007273899A (en) | Semiconductor device and method for manufacturing same | |
| US8629487B2 (en) | Semiconductor device and method of manufacturing same | |
| JP3419665B2 (en) | Method for manufacturing semiconductor device | |
| KR20010061333A (en) | A method for forming ferroelectric capacitor in semiconductor device | |
| JP2001127262A (en) | Ferroelectrics capacitor, manufacturing method therefor, and semiconductor device | |
| JP2003068991A (en) | Semiconductor device and its manufacturing method | |
| US20050255663A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2003218325A (en) | Ferroelectric film forming method and semiconductor device manufacturing method | |
| JP2001237402A (en) | Structured metal oxide containing layer, and method of manufacturing semiconductor structure element | |
| JP3623427B2 (en) | Manufacturing method of semiconductor device having ferroelectric capacitor | |
| US7573120B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP4822625B2 (en) | Manufacturing method of semiconductor device | |
| JP2006261483A (en) | Ferroelectric capacitor and its fabrication process | |
| CN1242484C (en) | Semiconductor device and its making method | |
| JP3144405B2 (en) | Method for manufacturing semiconductor memory device | |
| JP2005353829A (en) | Semiconductor device and its manufacturing method | |
| US20070212796A1 (en) | Method for manufacturing ferroelectric memory device and ferroelectric memory device | |
| KR100498608B1 (en) | Method for forming ferroelectric capacitor | |
| JP5007723B2 (en) | Semiconductor device including capacitor and manufacturing method thereof | |
| JP2003258203A (en) | Method for manufacturing semiconductor device | |
| JP2007184442A (en) | Ferroelectric capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080526 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100630 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110524 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110722 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110906 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |