DE4114176A1

DE4114176A1 - LEVEL SLIDE CIRCUIT

Info

Publication number: DE4114176A1
Application number: DE4114176A
Authority: DE
Inventors: Daniel M Kinzer; David Tam
Original assignee: International Rectifier Corp USA
Current assignee: Infineon Technologies Americas Corp
Priority date: 1990-05-24
Filing date: 1991-04-30
Publication date: 1991-11-28
Also published as: IT1248393B; CA2043100A1; JPH04230117A; ITMI911246A1; GB2244400B; GB2244400A; JP3092862B2; GB9110324D0; ITMI911246A0

Description

Die Erfindung bezieht sich auf eine Pegelschieberschaltung der im Oberbegriff des Patentanspruchs 1 genannten Art.The invention relates to a level shifter circuit of mentioned in the preamble of claim 1. Art.

Pegelschieberschaltungen zum Verschieben oder Umsetzen des Potentials eines kleinen Steuersignals auf einen höheren oder niedrigen Spannungspegel sind gut bekannt und sie werden in vielen Fällen in ein integriertes Leistungsschaltungs- Halbleiterplättchen integriert.Level shift circuits for shifting or converting the Potential of a small control signal to a higher or lower low voltage levels are well known and they are in many cases into an integrated circuit breaker Integrated semiconductor chip.

Ein typisches Bauteil dieser Art wird von der Firma International Rectifier Corp. unter der Bezeichnung IR 2110 vertrieben. Dieses Bauteil IR 2110 ist ein Hochspannungs-Hochgeschwindigkeits-MOS-Steuerungs- Leistungsbauteil zum Ansteuern des Gates eines Leistungs-MOSFET oder eines bipolaren Transistors mit isoliertem Gate (im folgenden als ′IGBT′ bezeichnet), wobei das Bauteil unabhängige hochspannungsseitige und niederspannungsseitige Ausgangskanäle aufweist. Das Bauteil weist Logikeingänge auf, die der Benutzer der Treiberschaltung zur Verfügung stellt. Der schwimmende hochspannungsseitige Kanal kann zur Ansteuerung eines N-Kanal- Leistungs-MOSFET oder IGBT verwendet werden, der an einer Hochspannungsleitung mit bis zu 500 Volt betrieben werden kann.A typical component of this Art is sold by International Rectifier Corp. under the Designation IR 2110 sold. This component IR 2110 is a High-voltage high-speed MOS control Power device for driving the gate of a power MOSFET or a bipolar transistor with insulated gate (in hereinafter referred to as 'IGBT'), wherein the component is independent high-voltage side and low-voltage side output channels having. The component has logic inputs that the user the driver circuit provides. The floating one high voltage side channel can be used to drive an N channel Power MOSFET or IGBT used on one High voltage line can be operated with up to 500 volts.

Ein gemeinsames Problem derartiger Pegelschieberschaltungen besteht in einem Fehlbetrieb, das heißt in der Erzeugung eines Ausgangsimpulses, der nicht durch den Logikeingang gesteuert wurde, und zwar unter dem Einfluß von einen hohen Wert von dv/dt aufweisenden Störimpulsen. Im Einzelnen haben derartige Pegelschieberschaltungen üblicherweise Hochspannungs- Pegelschiebertransistorschaltungen, die zum Umsetzen eines auf eine niedrige Spannung bezogenen Signals auf eine schwimmende Hochspannungsleitung dienen, um einen Schaltkreis bei der Spannung der schwimmenden Leitung zu betreiben. Der Pegelschiebertransistor wird lediglich für die Dauer eines kurzen Impulses eingeschaltet, um die Verlustleistung so gering wie möglich zu halten. Der Ausgang des Hochspannungs- Schalterkreises kann jedoch durch schnelle dv/dt-Störspitzen aufgrund der parasitären Kapazität an der Drain- oder Kollektorelektrode des Pegelschiebertransistors geschaltet werden, selbst wenn keine Änderung des Eingangssignals auftritt.A common problem of such level shifter circuits consists in a malfunction, that is in the generation of a Output pulse not controlled by the logic input was under the influence of a high value of dv / dt having glitches. In detail, such Level shifter circuits, usually high voltage Level shift transistor circuits used to convert one a low voltage related signal to a floating one High voltage power line serve to provide a circuit at the To operate voltage of the floating line. The Level shift transistor is only for the duration of a short pulse turned on, so the power dissipation to be kept as low as possible. The output of the high voltage Switching circuit can however by fast dv / dt glitches due to the parasitic capacitance at the drain or Collector electrode of the level shift transistor connected even if no change in the input signal occurs.

Der Erfindung liegt die Aufgabe zugrunde, eine Pegelschieberschaltung der eingangs genannten Art zu schaffen, die gegenüber unerwünschten dv/dt-Störimpulsen in der Schaltung unempfindlich ist und bei der damit kein Fehlbetrieb auftreten kann.The invention is based on the object To provide level shift circuit of the type mentioned, against unwanted dv / dt glitches in the circuit is insensitive and thus no malfunction occurs can.

Diese Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.This object is achieved by the in the characterizing part of Patent claim 1 specified features solved.

Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Advantageous embodiments and developments of the invention emerge from the dependent claims.

Erfindungsgemäß ist eine Impulsdiskriminatorschaltung zwischen dem Ausgang der Hochspannungs-DMOS-Pegelschieberschaltung und dem Haupt-Schalterkreis eingeschaltet, um normale Schaltimpulse von schnellen dv/dt-Störimpulsen zu unterscheiden. Auf diese Weise wird ein Fehlbetrieb der Pegelschieberschaltung sicher vermieden.According to the invention, a pulse discriminator circuit is interposed the output of the high voltage DMOS level shifter circuit and the main switch circuit is turned on to normal switching pulses to distinguish from fast dv / dt glitches. To this Thus, a malfunction of the level shift circuit is ensured avoided.

Messungen haben ergeben, daß die erfindungsgemäße Pegelschieberschaltung gegenüber Störimpulsen mit einem Wert von dv/dt von mehr als ±50 V/ns unempfindlich ist, so daß sie gegen alle theoretisch denkbaren Störspitzen unempfindlich ist.Measurements have shown that the inventive Level shifter circuit against glitches with a value of dv / dt is insensitive to more than ± 50 V / ns, so that it is resistant to all theoretically conceivable glitches is insensitive.

Ausführungsbeispiele der Erfindung werden im folgenden anhand der Zeichnungen noch näher erläutert.Embodiments of the invention will be described below of the drawings explained in more detail.

In der Zeichnung zeigen: In the drawing show:

Fig. 1 ein Schaltbild einer bekannten integrierten Leistungsschaltung vom Typ IR 2110, die zwei Leistungs- MOSFET′s ansteuert, Fig. 1 is a circuit diagram of a prior art power integrated circuit of the type IR 2110 which drives two power MOSFET,

Fig. 2 die Anwendung der integrierten Leistungsschaltung nach Fig. 1 für eine Gegenwirkungs-Wandlerschaltung, FIG. 2 shows the application of the integrated power circuit of FIG. 1 for a reverse-action converter circuit; FIG.

Fig. 3 ein funktionelles Blockschaltbild der integrierten Leistungsschaltung nach Fig. 1, wobei eine Ausführungsform der erfindungsgemäßen dv/dt-Schaltung gezeigt ist, FIG. 3 is a functional block diagram of the integrated power circuit of FIG. 1 showing an embodiment of the dv / dt circuit of the present invention . FIG.

Fig. 4a-4c Eingangs-/Ausgangs-Zeitsteuerdiagramme für die Schaltung nach Fig. 3, Figs. 4a-4c input / output timing diagrams for the circuit of Fig. 3,

Fig. 5a-5h auf einer gemeinsamen Zeitbasis dargestellte Diagramme von Spannungen an unterschiedlichen Punkten der Schaltung nach Fig. 3, FIGS. 5a-5h charts of voltages at various points in the circuit of FIG. 3 shown on a common time base,

Fig. 6 ein Schaltbild einer Ausführungsform des Impulsgenerators nach Fig. 3, Fig. 6 is a circuit diagram of an embodiment of the pulse generator of FIG. 3,

Fig. 7 ein Schaltbild eines der Impulsfilter nach Fig. 3, Fig. 7 is a circuit diagram of a pulse of the filter according to Fig. 3,

Fig. 8A-8F die Impulsschwingungsformen an verschiedenen Punkten der Schaltung nach Fig. 7. FIGS. 8A-8F illustrate the pulse waveforms at various points in the circuit of FIG. 7.

In Fig. 1 ist in schematischer Weise eine integrierte Leistungsschaltung 20 gezeigt, die als Hochspannungs-MOS-Gate- Treiber für Leistungs-MOSFET′s 21 und 22 dient. Die integrierte Schaltung 20 weist Ausgangsanschlüsse auf, die mit 1-3, 5-7 und 9-13 beziffert sind. FIG. 1 schematically shows an integrated power circuit 20 serving as a high voltage MOS gate driver for power MOSFETs 21 and 22 . The integrated circuit 20 has output terminals numbered 1-3, 5-7 and 9-13 .

Die Anschlüsse in Fig. 1 und in den anderen folgenden Figuren haben die folgende Zuordnung:The connections in Fig. 1 and in the other following figures have the following assignment:

Anschlußnummerextension Zuordnungassignment 11 niederspannungsseitige Ausgangsspannung (an das Gate des niederspannungsseitigen MOSFET's 22), wobei die Spannung beispielsweise einen Bereich von 0 bis 20 Volt überstreichen kannlow-voltage side output voltage (to the gate of the low-voltage side MOSFET 22 ), wherein the voltage can cover, for example, a range of 0 to 20 volts 22 Gemeinsame ErdverbindungCommon ground connection 33 niederspannungsseitige feste Versorgungsspannung, beispielsweise 20 Voltlow-voltage side fixed supply voltage, for example 20 volts 55 hochspannungsseitige schwimmende versetzte Versorgungsspannung (beispielsweise 500 Volt)high-voltage side floating offset supply voltage (for example, 500 volts) 66 hochspannungsseitige Absolutspannung der schwimmenden Versorgung, beispielsweise 520 Volthigh-voltage side absolute voltage of the floating supply, for example, 520 volts 77 hochspannungsseitige Ausgangsspannung (an das Gate des hochspannungsseitigen MOSFET's 21), wobei diese Spannung beispielsweise einen Bereich zwischen 500 und 520 Volt überstreichthigh-voltage side output voltage (to the gate of the high-voltage side MOSFET 21 ), this voltage covers, for example, a range between 500 and 520 volts 99 Logik-Versorgungsspannung (20 Volt)Logic supply voltage (20 volts) 10, 11, 1210, 11, 12 Niederspannungs-Logikeingänge für die gewünschte Steuerung der Ausgangsspannung an den Anschlüssen 1 und 7 entsprechend des Zeitsteuerdiagramms, beispielsweise nach den Fig. 4a, 4b und 4cLow-voltage logic inputs for the desired control of the output voltage at the terminals 1 and 7 according to the timing diagram, for example according to FIGS. 4a, 4b and 4c 1313 Erde für Logikspannungsversorgung.Earth for logic power supply.

Fig. 2 zeigt die integrierte Schaltung 20 nach Fig. 1, die zur Ansteuerung eines Gegenwirkungswandlers angeschaltet ist. Der Haupt-Leistungs-MOSFET 30 weist eine Drainelektrode auf, die mit der Hochspannungsversorgung VR verbunden ist, die kleiner oder gleich ungefähr 500 Volt ist. Die Gegenwirkungswandlerschaltung schließt die übliche Diode 31, eine Induktivität 32, einen Kondensator 33 und eine Last 34 ein, die längs des Kondensators 33 in üblicher Weise angeschaltet ist. Ein Kondensator 35 mit 0,1 Mikrofarad ist längs der Anschlüsse 5 und 6 angeschaltet, und eine Diode 36, die vom Typ 10KF6 sein kann, ist zwischen den Anschlüssen 3 und 6 angeschaltet. Ein 15-Volt- Leistungsversorgungsanschluß ist mit den Anschlüssen 3 und 9 verbunden, während ein Kondensator 37 von 1 Mikrofarad zwischen dem Anschluß 9 einerseits und den Anschlüssen 2, 11, 12 und 13 andererseits angeschaltet ist. Ein geeigneter Logikeingang ist mit dem Anschluß 11 verbunden. FIG. 2 shows the integrated circuit 20 according to FIG. 1, which is connected to drive a counteractance converter. The main power MOSFET 30 has a drain electrode connected to the high voltage power supply VR, which is less than or equal to about 500 volts. The buck converter circuit includes the conventional diode 31 , an inductor 32 , a capacitor 33, and a load 34 connected across the capacitor 33 in a conventional manner. A 0.1 microfarad capacitor 35 is connected across terminals 5 and 6 , and a diode 36 , which may be 10KF6 type, is connected between terminals 3 and 6 . A 15 volt power supply terminal is connected to the terminals 3 and 9 , while a capacitor 37 of 1 microfarad between the terminal 9 on the one hand and the terminals 2 , 11 , 12 and 13 on the other hand is turned on. A suitable logic input is connected to the terminal 11 .

Erfindungsgemäß weist die integrierte Schaltung 20 eine neuartige Schaltung auf, die dazu dient, die Schaltungen nach den Fig. 1 und 2 gegenüber Fehlauslösungen aufgrund von schnellen dv/dt-Störimpulsen unempfindlich zu machen, die beispielsweise an dem Schaltungsknoten auftreten, der mit dem Anschluß 5 verbunden ist.According to the invention, the integrated circuit 20 comprises a novel circuit which serves to make the circuits of FIGS. 1 and 2 insensitive to false triggering due to rapid dv / dt glitches occurring, for example, at the circuit node connected to the terminal 5 connected is.

Fig. 3 ist ein funktionelles Blockschaltbild der Schaltung, die in der integrierten Schaltung nach den Fig. 1 und 2 enthalten ist. Die Anschlußziffern in Fig. 3 entsprechen den in der gleichen Weise bezifferten Anschlüssen nach den Fig. 1 und 2. Die Logikeingangsanschlüsse 10, 11 und 12 sind über Schmitt- Triggerschaltungen 50, 51 und 52 mit RS- (Rücksetz-/Setz-) Signalspeicherschaltungen 55 und 56 verbunden. Die Signalspeicherschaltungen 55 und 56 sind über Verknüpfungsschaltungen 57 bzw. 58 mit Pegelschieberschaltungen 59 bzw. 60 verbunden. Wie dies noch näher erläutert wird, steuern die Ausgänge der Pegelschieberschaltungen 59 und 60 den hochspannungsseitigen Steuerausgang bzw. den niederspannungsseitigen Steuerausgang an den Anschlüssen 7 bzw. 1. FIG. 3 is a functional block diagram of the circuit included in the integrated circuit of FIGS. 1 and 2. FIG . The terminal numbers in Fig. 3 correspond to the similarly numbered terminals of Figs. 1 and 2. The logic input terminals 10 , 11 and 12 are via Schmitt trigger circuits 50 , 51 and 52 with RS (reset / set) latch circuits 55 and 56 connected. The latch circuits 55 and 56 are connected through gating circuits 57 and 58, respectively, to level shift circuits 59 and 60 , respectively. As will be explained later, the outputs of the level shifter circuits 59 and 60 control the high-voltage side control output and the low-voltage side control output at the terminals 7 and 1, respectively.

Das Ausgangssignal von der Pegelschieberschaltung 60 in dem niederspannungsseitigen Kanal wird über eine Verzögerungsschaltung 61 einem Eingang einer Verknüpfungsschaltung 62 zugeführt. Der Ausgang der Verknüpfungsschaltung 62 ist mit den Gateelektroden der Ausgangs-MOSFET-Transistoren 63 und 64 verbunden. Wie dies weiter unten erläutert wird, erzeugen diese Transistoren eine Gate-Spannung am Anschluß 1, wenn dies durch den Logikeingang an die Anschlüsse 11 und 12 angesteuert wird.The output signal from the level shift circuit 60 in the low voltage side channel is supplied through a delay circuit 61 to an input of a gate circuit 62 . The output of the gate circuit 62 is connected to the gate electrodes of the output MOSFET transistors 63 and 64 . As will be explained below, these transistors generate a gate voltage at terminal 1 when driven by the logic input to terminals 11 and 12 .

Fig. 3 weist weiterhin eine Unterspannungsdetektorschaltung 70 auf, die den Ausgang der Verknüpfungsschaltung 62 unwirksam macht, wenn eine Unterspannung am Anschluß 3 festgestellt wird, um ein Einschalten des Leistungs-MOSFET′s oder des IGBT zu verhindern, der am Anschluß 1 betrieben wird. FIG. 3 further includes an undervoltage detector circuit 70 which disables the output of the logic circuit 62 when an undervoltage is detected at terminal 3 to prevent the power MOSFET or IGBT operating at port 1 from turning on.

Der Ausgang der Pegelschieberschaltung 59 für den hochspannungsseitigen Kanal der Schaltung ist mit einem Eingang eines Impulsgenerators 80 verbunden. Die Unterspannungs- Detektorschaltung 70 ist ebenfalls mit dem Impulsgenerator 80 verbunden und schaltet den Hochspannungs-Ausgangskanal bei der Feststellung eines Unterspannungszustandes am Anschluß 3 ab.The output of the high voltage side channel level shifter circuit 59 is connected to an input of a pulse generator 80 . The undervoltage detector circuit 70 is also connected to the pulse generator 80 and turns off the high voltage output channel upon detection of an undervoltage condition at terminal 3 .

Der Impulsgenerator 80 weist zwei Ausgänge auf, nämlich einen Setzausgang (Fig. 5b), der mit dem Gate eines MOSFET′s 81 verbunden ist, und einen Rücksetzausgang (Fig. 5c), der mit dem Gate eines MOSFET′s 82 verbunden ist. Fig. 5a zeigt die Schwingungsform für den Eingang HIN am Anschluß 10. Die Setzimpulse nach Fig. 5b werden dem MOSFET 81 zugeführt, während die Rücksetzimpulse nach Fig. 5c dem MOSFET 82 zugeführt werden. Ein Setz-Impuls wird bei der Anstiegsflanke des Impulses HIN ausgelöst, während der Rücksetzimpuls bei der Abfallflanke des Impulses HIN ausgelöst wird. Die Impulse weisen eine vorgegebene Länge t_s bzw. t_r, wie dies dargestellt ist.Pulse generator 80 has two outputs, a set output ( Figure 5b) connected to the gate of a MOSFET 81 , and a reset output ( Figure 5c) connected to the gate of a MOSFET 82 . FIG. 5 a shows the waveform for the input HIN at the terminal 10 . The set pulses of FIG. 5b are supplied to the MOSFET 81 , while the reset pulses of FIG. 5c are supplied to the MOSFET 82 . A set pulse is triggered on the rising edge of the pulse HIN, while the reset pulse is triggered on the falling edge of the pulse HIN. The pulses have a predetermined length t _s or t _r , as shown.

Die Sourceelektroden der MOSFET′s 81 und 82 sind mit einer gemeinsamen Verbindungsleitung verbunden, während ihre Drainelektroden mit Widerständen 90 bzw. 91 verbunden sind.The source electrodes of the MOSFETs 81 and 82 are connected to a common connection line, while their drain electrodes are connected to resistors 90 and 91 , respectively.

Während des Normalbetriebs ruft die Zuführung von Impulsen von dem Impulsgenerator 80 an die MOSFET′s 81 und 82 Ausgangsspannungsimpulse Vset und Vrst an den Verbindungsknoten zwischen den MOSFET′s 81 und 82 und ihren jeweiligen Widerständen 90 und 91 hervor. Die Impulse Vset und Vrst haben die in den Fig. 5d bzw. 5e gezeigten Schwingungsformen.During normal operation, the supply of pulses from the pulse generator 80 to the MOSFETs 81 and 82 causes output voltage pulses Vset and Vrst at the connection node between the MOSFETs 81 and 82 and their respective resistors 90 and 91 . The pulses Vset and Vrst have the waveforms shown in Figs. 5d and 5e, respectively.

Die Impulse Vset und Vrst werden dann einem neuartigen Impulsfilter 93 zugeführt, das erfindungsgemäß vorgesehen ist. Die Ausgangskanäle des Filters 93 sind mit den R- (Rücksetz-) und S- (Setz-) Eingängen eines Signalspeichers 94 gemäß der vorliegenden Erfindung verbunden. Eine zweite Unterspannungs- Detektorschaltung 102 liefert ein Signal an einen Eingang des Signalspeichers 94, um sicherzustellen, daß kein Signal am Anschluß 7 angelegt wird, wenn eine Unterspannung am Anschluß 6 festgestellt wird. Unter normalen Bedingungen haben die Impulse Vset und Vrst, die durch das Impulsfilter 93 hindurchlaufen, die Schwingungsformen, die in den Fig. 5f bzw. 5g gezeigt sind, und sie haben eine Länge von t_sf bzw. t_rf. Die Impulse sind um einen Betrag t_f verkürzt, der gleich der Verzögerung in dem Impulsfilter ist. Es sei bemerkt, daß der Wert t_f die Filterzeit ist, so daß t_sf = (t_s-t_f) und t_rf=(t_r-t_f). Ein dv/dt- Störimpuls, der am Eingang des Impulsfilters 93 erscheint, weist jedoch das Aussehen der Impulse nach Fig. 5h auf und damit eine Impulslänge t_v, die kürzer als der Wert t_f ist. Entsprechend werden Impulse t_v, die durch dv/dt-Störsignale innerhalb des Systems erzeugt werden, leicht von gewünschten Impulsen unterschieden und durchlaufen nicht das Impulsfilter, so daß sie den RS-Signalspeicher 94 nicht betätigen können.The pulses Vset and Vrst are then fed to a novel pulse filter 93 , which is provided according to the invention. The output channels of the filter 93 are connected to the R (reset) and S (set) inputs of a latch 94 according to the present invention. A second undervoltage detector circuit 102 provides a signal to an input of latch 94 to ensure that no signal is applied to terminal 7 when an undervoltage is detected at terminal 6 . Under normal conditions, the pulses Vset and Vrst passing through the pulse filter 93 have the waveforms shown in Figs. 5f and 5g, respectively, and have a length of t _sf and t _rf, respectively. The pulses are shortened by an amount t _f equal to the delay in the pulse filter. It should be noted that the value t _{f is} the filter time such that t _sf = (t _s -t _f ) and t _rf = (t _r -t _f ). However, a dv / dt glitch appearing at the input of the pulse filter 93 has the appearance of the pulses of Figure 5h, and thus a pulse length t _v shorter than the value t _f . Accordingly, pulses t _v generated by dv / dt interfering signals within the system are easily discriminated from desired pulses and do not pass through the pulse filter so that they can not actuate the RS latch 94 .

Der Ausgang des RS-Signalspeichers 94 wird dann zum Ein- und Ausschalten von MOSFET′s 100 und 101 verwendet. Wenn ein hohes Signal dem Eingang R des RS-Signalspeichers zugeführt wird, so wird der Ausgang am Anschluß 7 abgeschaltet. Wenn ein hohes Signal dem S-Eingang des Signalspeichers 94 zugeführt wird, so schaltet der Ausgang am Anschluß 7 ein.The output of the RS latch 94 is then used to turn MOSFETs 100 and 101 on and off. When a high signal is applied to the R input of the RS latch, the output on terminal 7 is turned off. When a high signal is applied to the S input of the latch 94 , the output at terminal 7 turns on.

Es ist nunmehr möglich, eine Funktionsbeschreibung der Betriebsweise des Blockschaltbildes nach Fig. 3 zu geben. Im allgemeinen ist die Struktur nach Fig. 3 in Form eines monolithischen Hochspannungshalbleiterplättchens ausgeführt und wirkt als ein Hochgeschwindigkeits-Zweikanal-Leistungs-MOSFET- oder -IGBT-Treiber. Der Treiber setzt im wesentlichen die Logik-Eingangssignale an den Anschlüssen 10, 11 und 12 in entsprechende gleichphasige, eine niedrige Impedanz aufweisende Ausgänge um. Der Ausgangsanschluß 1 des niederspannungsseitigen Kanals ist auf die einen festen Pegel aufweisende Leitung am Anschluß 3 bezogen, während der Ausgang am Anschluß 7 des hochspannungsseitigen Kanals auf die schwimmende Leitung am Anschluß 6 bezogen ist, und zwar mit der Möglichkeit einer Spannungsdifferenz von bis zu 500 Volt.It is now possible to provide a functional description of the operation of the block diagram of FIG. 3. In general, the structure of Figure 3 is implemented in the form of a monolithic high voltage semiconductor die and acts as a high speed two channel power MOSFET or IGBT driver. The driver essentially translates the logic inputs to terminals 10 , 11, and 12 into corresponding in-phase, low impedance outputs. The output terminal 1 of the low-voltage side channel is referenced to the fixed-level line at terminal 3 , while the output at terminal 7 of the high-voltage side channel is referenced to the floating line at terminal 6 , with the possibility of a voltage difference of up to 500 volts ,

Der Logikeingang an die Anschlüsse 10, 11 und 12 liefert die Steuerimpulse für die beiden Ausgangskanäle, wie dies anhand der Fig. 4a, 4b und 4c beschrieben wird. So sind in Fig. 4c die HO- und LO-Ausgänge an den Anschlüssen 7 bzw. 1 gleichphasig zu den HIN- und LIN-Logikeingängen an den Anschlüssen 10 und 12 nach Fig. 4a. Die beiden Ausgänge HO und LO schalten ab, wenn der SD-Eingang am Anschluß 11 (Fig. 4b) auf einen hohen Pegel umschaltet. Die Ausgänge bleiben abgeschaltet, selbst nachdem der SD-Eingang am Anschluß 11 auf einen niedrigen Pegel zurückgekehrt ist, und zwar bis zur nächsten Anstiegsflanke der jeweiligen Eingänge in Fig. 4a. The logic input to the terminals 10 , 11 and 12 provides the control pulses for the two output channels, as described with reference to FIGS. 4a, 4b and 4c. Thus, in Fig. 4c, the HO and LO outputs at terminals 7 and 1, respectively, are in phase with the HIN and LIN logic inputs at terminals 10 and 12 of Fig. 4a. Both HO and LO outputs turn off when the SD input on terminal 11 ( Figure 4b) goes high. The outputs remain off even after the SD input at terminal 11 returns to a low level until the next rising edge of the respective inputs in Figure 4a.

Wenn die Spannung am Anschluß 3 unterhalb des Unterspannungs- Auslösepunktes liegt, so liefert die Unterspannungs- Detektorschaltung 70 ein Abschaltsignal, um beide Kanäle abzuschalten, wie dies weiter oben beschrieben wurde. Weiterhin wird ein getrennter Unterspannungsdetektor 102 dazu verwendet, den hochspannungsseitigen Kanal abzuschalten, wenn die Spannung am Anschluß 6 unterhalb seines Unterspannungs-Auslösepunktes liegt. Die Logikeingänge 10, 11 und 12 verwenden Schmitt- Triggerschaltungen mit einem Hysteresebereich, damit sich eine hohe Störunempfindlichkeit ergibt und Eingangssignale mit langsamer Anstiegsgeschwindigkeit verwendet werden können.When the voltage at terminal 3 is below the undervoltage trip point, undervoltage detector circuit 70 provides a turn-off signal to turn off both channels, as described above. Furthermore, a separate undervoltage detector 102 is used to turn off the high voltage side channel when the voltage at terminal 6 is below its undervoltage trip point. Logic inputs 10 , 11 and 12 use Schmitt trigger circuits with a hysteresis range to provide high noise immunity and slow slew rate input signals.

Die Logikschaltung ist dann auf ihre eigene Logikversorgung bezogen, um die Verwendung einer niedrigeren Versorgungsspannung als die Ausgangs-Betriebsversorgungsspannung zu ermöglichen. Die Pegelschieberschaltungen 59 und 60 sind vorzugsweise eine hohe Störunempfindlichkeit aufweisende Schaltungen, die die Logiksignale an die Ausgangstreiber umsetzen. Daher wird bei einer auf ±5 Volt bemessenen Offset-Fähigkeit zwischen der Logik-Erde 13 und der Leistungsteil-Erde 2 die Logikschaltung nicht durch Störeinkopplungen beeinflußt, die durch die Schaltwirkung der Ausgangstreiber hervorgerufen werden.The logic circuit is then related to its own logic supply to allow the use of a lower supply voltage than the output operating supply voltage. The level shifter circuits 59 and 60 are preferably high noise immunity circuits which convert the logic signals to the output drivers. Therefore, with an offset capability between the logic ground 13 and the power section ground 2 rated at ± 5 volts, the logic circuit will not be affected by noise injections caused by the switching action of the output drivers.

Die Ausbreitungsverzögerung für die beiden Kanäle wird dadurch angepaßt, daß in dem niederspannungsseitigen Kanal eine Verzögerungsschaltung 61 verwendet wird, um die Anforderungen hinsichtlich der Zeitsteuerung der Steuerimpulse vereinfacht wird. Die Einschaltverzögerung ist auf 120 Nanosekunden für den niederspannungsseitigen Kanal und den hochspannungsseitigen Kanal angepaßt, wenn die Spannung am Anschluß 5 auf 0 Volt liegt, weil der hochspannungsseitige Einschaltbefehl üblicherweise ausgeführt wird, wenn die Spannung am Anschluß 5 auf oder in der Nähe von 0 Volt liegt. Die Abschaltverzögerung wird auf 94 Nanosekunden für den niederspannungsseitigen Kanal und den hochspannungsseitigen Kanal angepaßt, wenn die Spannung am Anschluß 5 gleich 500 Volt ist, weil der hochspannungsseitige Abschaltbefehl üblicherweise ausgeführt wird, nachdem der hochspannungsseitige Leistungs-MOSFET eingeschaltet war und die Spannung am Anschluß 5 der Spannung der Hochspannungsleitung am Anschluß 6 entspricht oder in der Nähe dieser Spannung liegt.The propagation delay for the two channels is adjusted by using a delay circuit 61 in the low voltage side channel to simplify the timing control timing requirements of the control pulses. The on-delay is adjusted to 120 nanoseconds for the low-side and high-side channels when the voltage at terminal 5 is 0 volts, because the high-side turn-on command is usually performed when the voltage at terminal 5 is at or near 0 volts , The turn-off delay is adjusted to 94 nanoseconds for the low-voltage side channel and the high-voltage side channel when the voltage at the terminal 5 is equal to 500 volts because the high-voltage side shutdown command is usually carried out after the high-side power MOSFET was turned on and the voltage at the terminal 5 of FIG Voltage of the high voltage line at terminal 6 is equal to or near this voltage.

Beide Kanäle in dem Funktionsblockschaltbild nach Fig. 3 verwenden identische, eine niedrige Kreuzleitung aufweisende Totem-Pole-Ausgangsverbindungstransistoren. So besteht der Ausgangstreiber aus zwei N-Kanal-MOSFET′s 100 und 101, die eine Spitzenstromcharakteristik oberhalb von zwei Ampere und einen Einschaltwiderstand von weniger als 3 Ohm aufweisen. Einer der Ausgangs-MOSFET′s ist als Source-Folger geschaltet, während der andere in einer Source-Basisschaltung geschaltet ist. Aufgrund der Totem-Pole-Anordnung ist die Anstiegszeit kleiner als die Abfallzeit, wenn eine kapazitive Last angesteuert wird. Beispielsweise sind für eine typische Last von 3300 Picofarad die Anstiegs- und Abfallzeiten 50 bzw. 33 Nanosekunden.Both channels in the functional block diagram of Fig. 3 use identical low-pass, totem-pole output connection transistors. Thus, the output driver consists of two N-channel MOSFETs 100 and 101 , which have a peak current characteristic above two amperes and a turn-on resistance of less than 3 ohms. One of the output MOSFETs is connected as a source follower, while the other is connected in a source base circuit. Due to the totem-pole arrangement, the rise time is less than the fall time when a capacitive load is driven. For example, for a typical load of 3300 picofarads, the rise and fall times are 50 and 33 nanoseconds, respectively.

Die Hochspannungs-Pegelschieberschaltung ist so ausgelegt, daß sie normalerweise selbst dann arbeitet, wenn das Potential am Anschluß 5 um mehr als 4 Volt unter die Spannung des Anschlusses 2 absinkt. Dieser Zustand kann in vielen Fällen während der Rezirkulationsperiode der Ausgangs-Freilaufdiode einer Schaltung der Art auftreten, wie sie in Fig. 2 gezeigt ist.The high voltage level shifter circuit is designed to normally operate even when the potential at terminal 5 drops below the voltage of terminal 2 by more than 4 volts. This condition may occur in many cases during the recirculation period of the output flywheel diode of a circuit of the type shown in FIG .

Für den hochspannungsseitigen Kanal werden schmale Ein- und Aus- Impulse durch die Anstiegs- bzw. Abfallflanke des Eingangssignals HIN in Fig. 4a durch den Impulsgenerator 80 erzeugt. Die jeweiligen Impulse werden zur Ansteuerung der getrennten Hochspannungs-Pegelschiebertransistoren 81 und 82 verwendet, die den RS-Signalspeicher 94 setzen bzw. rücksetzen, der an der schwimmenden Leitung betrieben wird. Die Pegelverschiebung des auf Erde bezogenen HIN-Signals am Anschluß 10 wird damit durch Umsetzen des Signals auf einen Bezug auf die schwimmende Leitung durchgeführt. Weil jeder Hochspannungs- Pegelschiebertransistor 81, 82 lediglich für die Dauer der kurzen Ein- oder Aus-Impulse in jedem Setz- oder Rücksetzfall eingeschaltet wird, wird die Verlustleistung auf ein Minimum gehalten. Dies führte jedoch zu dem Problem einer Fehlauslösung durch einen hohen Wert von dv/dt aufweisende Störimpulsen. For the high voltage side channel, narrow input and output pulses are generated by the rising and falling edges of the input signal HIN in Fig. 4a by the pulse generator 80 . The respective pulses are used to drive the separate high voltage level shift transistors 81 and 82 , which reset the RS latch 94 which operates on the floating line. The level shift of the ground referenced HIN signal at terminal 10 is thus made by translating the signal to a reference to the floating line. Because each high voltage level shift transistor 81 , 82 is turned on only for the duration of the short on or off pulses in each set or reset case, power dissipation is kept to a minimum. However, this has led to the problem of false triggering by high levels of dv / dt noise.

Gemäß der vorliegenden Erfindung wird eine Fehlauslösung oder Fehlansteuerung des RS-Zwischenspeichers 94 aufgrund von schnellen dv/dt-Störimpulsen am Anschluß 5 dadurch verhindert, daß derartige Störimpulse in wirkungsvoller Weise von normalen Schaltimpulsen unterschieden werden, und zwar durch die Verwendung der Impulsdiskriminatorschaltung 93. Damit macht die Diskriminatorschaltung 93 den hochspannungsseitigen Kanal im wesentlichen unempfindlich gegenüber Störimpulsen mit beliebigen Größen von dv/dt.In accordance with the present invention, false triggering of RS latch 94 due to fast dv / dt noise pulses on terminal 5 is prevented by effectively differentiating such glitches from normal switching pulses through the use of pulse discriminator circuit 93 . Thus, the discriminator circuit 93 makes the high voltage side channel substantially insensitive to glitches of arbitrary magnitudes of dv / dt.

Der MOSFET-Treiber 20 kann in vielfältigen Schaltungsanwendungen verwendet werden. Beispielsweise können zwei derartige Treiber zum Ansteuern einer üblichen H-Brücke verwendet werden. Drei derartige Treiber können zur Steuerung der Leistungs-MOSFET′s oder -IGBT-Bauteile in einem dreiphasigen Brücken-Motorantrieb verwendet werden. Allgemein hat der MOSFET-Treiber praktisch beliebige Anwendungen für Leistungs-MOSFET′s oder IGBT′s.The MOSFET driver 20 can be used in a variety of circuit applications. For example, two such drivers may be used to drive a conventional H-bridge. Three such drivers may be used to control the power MOSFETs or IGBTs in a three-phase bridge motor drive. In general, the MOSFET driver has virtually any application for power MOSFETs or IGBTs.

Fig. 6 ist ein Schaltbild einer bevorzugten Ausführungsform des Impulsgenerators, der für den Impulsgeneratorblock 80 verwendet werden kann. Die mit ′HIN′ bezeichnete Eingangsleitung ist die Leitung von der Pegelschieberschaltung 59 in Fig. 3. Die mit ′SET′ (setzen) und ′RESET′ (rücksetzen) bezeichneten Ausgangsleitungen entsprechen den Leitungen, die mit den Gates der MOSFET′s 81 und 82 nach Fig. 3 verbunden sind. FIG. 6 is a circuit diagram of a preferred embodiment of the pulse generator that may be used for the pulse generator block 80 . The input line labeled 'HIN' is the line from the level shifter circuit 59 in Figure 3. The output lines labeled 'SET' and 'RESET' correspond to the lines connected to the gates of the MOSFETs 81 and 82 are connected to FIG. 3.

Die Impulsgeneratorschaltung selbst umfaßt zwei Kanäle. Der erste Kanal umfaßt ein Inverter-Verknüpfungsglied 200, das mit einem Eingang eines digitalen NOR-Verknüpfungsgliedes 201 verbunden ist. Der erste Kanal schließt weiterhin einen Verzögerungsblock ein, der aus in Serie geschalteten Inverter- Verknüpfungsgliedern 202, 203, 204 und 205 besteht. Der Ausgang des Verknüpfungsgliedes 205 ist mit dem anderen Eingang des NOR-Verknüpfungsgliedes 201 verbunden. Zwei 2,3-Picofarad- Kondensatoren sind zwischen den Verbindungspunkten zwischen den Invertern 203, 204 und 204, 205 und Erde angeschaltet. The pulse generator circuit itself comprises two channels. The first channel includes an inverter gate 200 connected to an input of a NOR digital gate 201 . The first channel further includes a delay block consisting of serially connected inverter gates 202 , 203 , 204 and 205 . The output of the gate 205 is connected to the other input of the NOR gate 201 . Two 2.3 picofarad capacitors are connected between the junctions between the inverters 203 , 204 and 204 , 205 and ground.

Der zweite Kanal des Impulsgenerators, der für Rücksetzimpulse verwendet wird, weist die gleiche Struktur wie der erste Kanal auf und schließt ein Inverter-Verknüpfungsglied 210 und einen Verzögerungsblock mit Invertern 211, 212, 213 und 214 ein, die mit dem NOR-Verknüpfungsglied 215 verbunden sind, dessen anderer Eingang mit dem Ausgang des Inverter-Verknüpfungsgliedes 210 verbunden ist.The second channel of the pulse generator used for reset pulses has the same structure as the first channel and includes an inverter gate 210 and a delay block with inverters 211 , 212 , 213 and 214 connected to the NOR gate 215 whose other input is connected to the output of the inverter gate 210 .

Es ist zu erkennen, daß die Schaltung nach Fig. 6 in Form einer integrierten Schaltung ausgebildet werden kann.It will be appreciated that the circuit of FIG. 6 may be formed in the form of an integrated circuit.

Im Betrieb erzeugt die Schaltung nach Fig. 6 einen Impuls mit einer Impulsbreite, die durch die Zeit bestimmt ist, die ein Signal benötigt, um durch die Kette von Invertern 202 bis 205 oder 211 bis 214 hindurchzulaufen.In operation, the circuit generates in FIG. 6 is a pulse having a pulse width which is determined by the time required for a signal to pass therethrough by the chain of inverters 202 to 205 or 211 to 214.

Fig. 7 zeigt eine Hälfte des Impulsfilters 93 und den MOSFET 81. Die andere Hälfte des Impulsfilters 93 ist identisch zu der gezeigten einen Hälfte, jedoch dem MOSFET 82 zugeordnet. Die Verwendung von MOSFET′s ist frei gewählt, und die Schaltung könnte auch mit einem bipolaren Pegelschiebertransistor ausgeführt werden. FIG. 7 shows one half of the pulse filter 93 and the MOSFET 81 . The other half of the pulse filter 93 is identical to the one half shown, but associated with the MOSFET 82 . The use of MOSFETs is arbitrary, and the circuit could also be implemented with a bipolar level shift transistor.

Der mit der Drainelektrode des MOSFET′s 81 verbundene ′pull-up′- Widerstand 90 zur Verbindung mit der Betriebsspannung kann ein Widerstand von 250 Ohm sein. Dieser Widerstand 90 kann auch durch eine Stromquelle irgendeiner gewünschten Art ersetzt werden. Die vorliegende Erfindung kann auch angewandt werden, wenn die Pegelverschiebung von einer hohen zu einer niedrigen Spannung erfolgen muß. In diesem Fall wäre der Pegelschiebertransistor ein P-Kanal-MOSFET oder ein PNP- Transistor, und statt des ′pull-up′-Widerstandes würde ein ′pull-down′-Widerstand oder irgendeine Art von Stromsenke verwendet.The 'pull-up' resistor 90 connected to the drain of MOSFET 81 for connection to the operating voltage may be a 250 ohm resistor. This resistor 90 can also be replaced by a power source of any desired type. The present invention can also be applied when the level shift must be from high to low voltage. In this case, the level shift transistor would be a P-channel MOSFET or a PNP transistor, and instead of the pull-up resistor, a pull-down resistor or some type of current sink would be used.

Wenn die Schaltung in Form einer integrierten Schaltung ausgebildet ist, so kann der Widerstand 90 als ein P-Bereich in einem N-Epitaxialsubstrat ausgeführt werden. Eine derartige Struktur weist aufgrund ihrer Eigenart Dioden 220, 221 und 222 auf, die entlang ihrer Länge verteilt sind. Ein zweiter Widerstand 223 kann in Form eines Polysilizium-Widerstandes ausgeführt werden. Der Widerstand 223 ist ein Ballast-Widerstand in Serie mit der Source des Transistors 81, um ein parasitäres bipolares Einschalten zu verhindern. In Fig. 7 ist weiterhin die Kapazität 224 zwischen Drain und Source des MOSFET′s 81 dargestellt.When the circuit is in the form of an integrated circuit, the resistor 90 may be implemented as a P-region in an N-epitaxial substrate. Such a structure, by its nature, has diodes 220 , 221 and 222 distributed along its length. A second resistor 223 may be implemented in the form of a polysilicon resistor. Resistor 223 is a ballast resistor in series with the source of transistor 81 to prevent parasitic bipolar turn on. FIG. 7 also shows the capacitance 224 between the drain and source of the MOSFET 81 .

Die in Fig. 7 gezeigte eine Hälfte des Impulsfilters 93 besteht aus einer Inverter-Kettenschaltung, die ihrerseits aus MOSFET- Paaren 230-231, 232-233, 234-235 und 236-237 besteht. Diese MOSFET-Paare dienen dazu, die von dem Transistor 81 erzeugten Impulse stärker quadratisch zu machen, wie dies noch näher erläutert wird. Der Kondensator 240 und der Widerstand 241, die Werte von 3 Picofarad bzw. 10 Kiloohm aufweisen, erzeugen eine Verzögerung des Zeitpunktes, zu dem dieser Impuls ansteigt, wie dies noch näher erläutert wird.The one half of the pulse filter 93 shown in Fig. 7 consists of an inverter ladder circuit, which in turn consists of pairs of MOSFETs 230-231 , 232-233 , 234-235 and 236-237 . These MOSFET pairs serve to make the pulses generated by the transistor 81 more square, as will be explained in more detail. Capacitor 240 and resistor 241 , which have values of 3 picofarads and 10 kilohms, respectively, delay the time this pulse rises, as will be explained.

Die Betriebsweise der Schaltung nach Fig. 7 wird am besten anhand der Schwingungsformen nach den Fig. 8A bis 8F verständlich, die die Schwingungsform an den Punkten A bis F in Fig. 7 zeigen.The operation of the circuit of Fig. 7 is best understood from the waveforms of Figs. 8A to 8F which show the waveform at points A to F in Fig. 7.

Der zum Einschalten des ′Setz′-Transistors 81 verwendete Impuls ist der Impuls an dem Gate des MOSFET′s 81 nach Fig. 7, wobei dieser Impuls von dem Setz-Kanal-Ausgang des Verknüpfungsgliedes 201 nach Fig. 6 abgeleitet wird. Hierdurch wird ein Impuls mit der in Fig. 8B gezeigten Form am Punkt B in Fig. 7 erzeugt, und zwar als Ergebnis der Wirkung des pull-up-Widerstandes 90. Die Stufe 230-231 bewirkt eine Quadrierung dieses verschliffenen Impulses, so daß sich der Impuls am Punkt C nach Fig. 8C ergibt, und dieser Impuls wird weiterhin bis zum Punkt D in der Stufe 232-233 quadriert, wie dies in Fig. 8D gezeigt ist. Der Kondensator 240 und der Widerstand 241 in der nächsten Stufe 234-235 bewirken eine Verzögerung des Anstieges des Impulses am Punkt E, wie dies in Fig. 8E gezeigt ist. Dieser Impuls wird wieder am Punkt F mit Hilfe der Stufe 236-237 quadriert, wie dies in Fig. 8F gezeigt ist. Die Anstiegsflanke dieses Impulses ist jedoch gegenüber der Anstiegsflanke des dem Punkt A zugeführten Impulses um ungefähr 50 Nanosekunden verzögert.The pulse used to turn on the 'set' transistor 81 is the pulse at the gate of the MOSFET 81 of Figure 7, this pulse being derived from the set channel output of the gate 201 of Figure 6. As a result, a pulse having the shape shown in FIG. 8B is generated at point B in FIG. 7 as a result of the action of the pull-up resistor 90 . Stage 230-231 effects squaring of this ground pulse so that the pulse results at point C of Figure 8C, and this pulse is further squared to point D in stage 232-233 , as shown in Figure 8D is. The capacitor 240 and the resistor 241 in the next stage 234-235 cause a delay of the rise of the pulse at the point E, as shown in Fig. 8E. This pulse is again squared at point F by means of stage 236-237 , as shown in Fig. 8F. However, the rising edge of this pulse is delayed from the rising edge of the pulse applied to point A by about 50 nanoseconds.

Es sei als nächstes die Wirkung eines Störsignals mit hohem Wert von dv/dt am Punkt B der Schaltung betrachtet. In bekannten Schaltungen würde ein derartiges Signal mit hohem Wert von dv/dt in fehlerhafter Weise als beabsichtigtes Zündsignal erkannt, das dem RS-Signalspeicher 94 in Fig. 3 zugeführt würde, wodurch ein fehlerhaftes Zünd- oder Einschaltsignal am Anschluß 7 erzeugt würde. Gemäß der Erfindung gelangt ein derartiger dv/dt- Störimpuls jedoch nicht durch das Filter 93.Next, consider the effect of a high-value noise signal dv / dt at the point B of the circuit. In known circuits, such a high value dv / dt signal would be erroneously recognized as an intended firing signal which would be applied to the RS latch 94 in FIG. 3, thereby producing a faulty firing or turn on signal at terminal 7 . However, according to the invention, such a dv / dt interference pulse does not pass through the filter 93 .

Ein dv/dt-Störimpuls ist gestrichelt in Fig. 8B gezeigt. Dieser Impuls wird in den Fig. 8C und 8D auf eine quadratische Form gebracht. Dieser kurze Impuls kann jedoch keine ausreichende Gate-Ansteuerung für die Stufe 236 bis 237 erzeugen, so daß kein Impuls am Ausgang am Punkt F erscheint. Entsprechend werden durch dv/dt induzierte Impulse keine Fehlschaltung der Schaltung hervorrufen.A dv / dt glitch is shown in phantom in Fig. 8B. This pulse is brought to a square shape in Figs. 8C and 8D. However, this short pulse can not produce a sufficient gate drive for the step 236 to 237, so that no pulse at the output at point F appears. Accordingly, pulses induced by dv / dt will not cause the circuit to malfunction.

Claims

A level shifter circuit for converting a logic voltage state from one voltage level to another voltage level for insensitive to dv / dt noise pulses, characterized in that the circuit ( 20 ) comprises logic level input circuit means ( 50-58 ), one connected to the input circuit means ( 50-58 ). coupled pulse generator circuit ( 80 ), transistor elements ( 81 , 82 ) having a control electrode coupled to the output of the pulse generator circuit ( 80 ) and having two main electrodes, a current source ( 90 , 91 ) connecting the main electrodes of the transistor elements ( 80 , 81 ) in series a pulse filter ( 93 ) which passes only selected normal mode pulses differentiated in pulse length from pulses generated due to dv / dt noise applied to the main electrodes of the transistor elements and output circuit means Enclosure t, which are connected to the output of the pulse filter ( 93 ), wherein the output circuit means generate a switching function in response to the passage of a pulse signal through the pulse filter ( 93 ).

2. A circuit according to claim 1, characterized in that the Transistor elements include at least one MOSFET.

3. A circuit according to claim 1, characterized in that the Transistor elements at least one bipolar NPN transistor lock in.

A circuit as claimed in any one of claims 1 to 3, characterized in that the circuit includes voltage level shifters ( 59 , 60 ) coupled to the logic level input means ( 50-58 ) and providing an output signal indicative of the logic level of the input circuitry other voltage levels.

5. A circuit according to any one of the preceding claims, characterized in that the current source means by a resistor ( 90 , 91 ) is formed in series with a voltage source.

A circuit according to any one of the preceding claims, characterized in that the output circuit means include a latch circuit ( 94 ).

7. A gate driver for a MOS circuit, comprising an input logic circuit means ( 50-58 ) providing the signal information for the command for the desired information for the operation of a MOS device, with a MOS driver output circuit ( 63 , 64 , 100 , 101 ) for connection to a MOS device gate circuit for operating the MOS device in accordance with the instructions of the input logic circuit means, having pulse generator means connected to the input logic circuit means for generating a train of output pulses having a predetermined duration corresponding to the input signal of the logic circuit means, comprising transistor switch means having a control input coupled to the pulse generator means and switched on and off by pulse signals from the pulse generator means and an output circuit, the output circuit of the transistor switch means being connected to the MOS -Driver- Output circuit is connected to turn on and off the MOS driver output circuit in response to the commands of the input logic circuit means, characterized in that a pulse filter circuit ( 93 ) between the output circuit of the transistor switch means and the MOS driver output circuit is turned on the pulse filter circuit passes pulses having pulse lengths corresponding to the pulses generated by the pulse generator means ( 80 ) but filters out shorter pulses having a high value of dv / dt and does not pass, so that the circuit opposes an undesired dv / dt Ignition is insensitive, which would be caused by glitches generated in the MOS driver output circuit.

8. gate driver circuit according to claim 7, characterized in that the circuit has a dc / dt insensitivity to pulses, which has a Value of dv / dt of 10 volts per nanosecond or more.

A gate drive circuit according to claim 7 or 8, characterized in that the circuit includes voltage level shifter circuits ( 59 ) connected between the logic circuit means ( 55-58 ) and the pulse generator means ( 80 ) to enable the logic level voltage state from a voltage level to shift to a second voltage level.

10. A level shifter circuit for converting a logic voltage state from one voltage level to another voltage level for insensitivity to dv / dt noise pulses, characterized in that the circuit comprises logic level input circuit means ( 50-58 ), a pulse generator circuit ( 80 ) coupled to the input circuit means, transistor elements (81, 82) with a the coupled (80) the control electrode connected to the output of the pulse generator means and with two main electrodes, a current sink means (90, 91) with which the main electrodes of the transistor elements are connected in series, a pulse filter (93) for passing only selected normal mode pulses, which are distinguished by pulses differentiated by the pulse length due to dv / dt noise applied to the main electrodes of the transistor elements, and output circuit means connected to the output of the imp pulse filter ( 93 ), the output circuit means causing a switching function in response to the passage of a pulse signal through the pulse filter ( 93 ).

11. A circuit according to claim 10, characterized in that voltage level Slider devices are provided with the Logic level input circuit means are coupled and generate an output signal that matches the logic level of the Input circuitry to a different voltage level implements.

12. A circuit according to claim 10 or 11, characterized in that the Transistor elements include at least one MOSFET.

13. A circuit according to any one of claims 10 to 12, characterized in that the Transistor element is a P-channel MOSFET.

14. A circuit according to any one of claims 10 and 11, characterized in that the Transistor element is an NPN transistor.