單光子雪崩二極體 (SPAD) 代表了光訊號偵測領域的顯著進步，能夠將單一光子放大為大量電流脈衝。 這些設備採用標準CMOS 技術製造，對各種應用都極具吸引力，包括用於自動駕駛、機器人、手勢辨識的LiDAR，以及PET、SPECT、FLIM、超解析度顯微鏡、NIROT 等生物醫學影像和診斷技術，和拉曼光譜[1]-[4]。 然而，SPAD 在填充因子（即有效區域與總像素區域的比率）方面面臨重大挑戰。 填充因子本質上受到每次檢測事件後重置 SPAD 所需的淬滅和再充電電路的限制。 此外，在每個像素中加入額外的功能，例如計數、時間戳、處理、壓縮或內存，可以進一步降低填充因子。
提高填充因子的一種策略是採用更小的 CMOS 技術節點，從而實現更高的像素密度並降低功耗。 圖 1 說明了這個概念，展示了填充因子從 0.8 μm CMOS 製程的 1% 提高到 65 nm CMOS 製程中令人印象深刻的 35%。 然而，縮小 CMOS 技術的尺寸會為 SPAD 帶來一些效能折衷，包括更高的暗計數率 (DCR) 和更低的光子偵測機率 (PDP)。 這些不良效應是由於摻雜濃度增加所造成的，這會減少耗盡區寬度並提高 SPAD 接面中的隧道電流。
最近，三維（3D）堆疊技術因其顯著增強各種性能指標（包括填充因子、功能、時序、功率效率和均勻性）的潛力而引起了廣泛關注。 這種創新方法涉及將單光子雪崩二極體 (SPAD) 放置在頂層晶片中，而資料處理電路則放置在底層晶片中，通常採用更先進的 CMOS 技術。 這種架構安排透過卓越的 SPAD 技術和摻雜優化，為優化製程和提高暗計數率 (DCR) 和光子檢測機率 (PDP) 提供了靈活性。 此外，底層先進技術的利用實現了像素級數位記憶體和直方圖處理等功能。 此外，3D 堆疊技術允許更小的間距，使數百萬像素 SPAD 成為現實。
儘管之前曾嘗試建立 3D 堆疊 SPAD，但它們遇到了某些限制。 第一個成功的嘗試是利用標準 130 nm CMOS 技術、背照式 SPAD 和晶圓間鍵合，但其性能受到主要來自於厚矽基板的限制，這對 PDP 產生了不利影響。 最近，採用 65 nm CMOS 影像感測器 (CIS) 技術製造的背照式 3D 堆疊 SPAD 透過增強背面減薄和結深度，展現出改進的 PDP 和更寬的靈敏度。 儘管如此，這些解決方案仍然面臨著可見光範圍內 PDP 降低、450 nm 以下有限靈敏度以及通常超過 250 cps/μm2 的中位數 DCR（即使在適度過量偏壓的情況下）的問題。
本文介紹了世界上第一個採用 45 nm CIS 技術製造的背照式單光子雪崩二極體 (SPAD)，並與 65 nm 標準 CMOS 技術進行 3D 堆疊。 介紹了該技術的全面特徵及其優點。
研究團隊的 SPAD 設計具有多項重要優勢。 它透過使用無金屬基板來優化填充因子，並透過使用超薄基板來最大限度地減少背面照明期間的載流子複合，從而提高較短波長下的光子檢測機率 (PDP)。 值得注意的是，我們在 2.5 V 超偏壓下實現了 55.4 cps/μm2 的暗計數率 (DCR) 和 107 ps 的抖動（半高全寬），創下了背照式 3D 堆疊 CMOS 技術的新記錄。
這種出色的性能源自於細緻的 3D 堆疊優化、精確的損傷控制、改進的摻雜分佈和專門的光學堆疊 [9]–[11]，所有這些都由徹底的 TCAD 模擬指導。
為了展示 SPAD 的功能，研究團隊在底層設計了一個完整的成像系統，並有可能在未來的高階節點中進一步增強功能，從而實現更密集的像素內操作。
研究團隊的方法是透過一系列相同的像素進行了驗證，每個像素都包含 SPAD、猝滅和充電電路以及用於單光子時間戳的時間分辨組件。 SPAD 性能在整個陣列中保持一致，擊穿電壓和 PDP 的變化最小。
由於其死區時間短、後脈衝和串擾少，基於此技術的影像感測器適用於各種曝光，從充滿光子的場景和缺乏光子的場景。
在第二節中，研究團隊深入研究背照式 3D 堆疊 SPAD 技術。 這種創新方法涉及面對面堆疊兩個晶圓，從而使頂部晶圓的基板減薄至幾 µm。 SPAD 建構在 P+/深度 N 阱 (DNW) 結上，有意省略 N 阱以創建更寬的耗盡區，從而降低隧道雜訊並提高抖動性能、檢測效率和光譜範圍。 引入 P 阱 (PW) 保護環 (GR) 是為了防止邊緣過早擊穿，從而在主動區域中實現更高的電場（如圖 3 所示）。 SPAD 的設計直徑為 12.5 μm，GR 為 2 μm，GR 與陰極之間的距離為 1 μm。 這些參數是在最初的 45 nm 嘗試中保守選擇的，目的是實現功能而不是最大化填充因子。
未來的迭代可以微調這些參數以實現超過 70% 的填充因子。 Metal-1 和其他金屬經過策略性設計，可覆蓋整個 SPAD 活性區域，將較低能量的光子重新引導回活性區域，以增強較長波長下的光子檢測機率 (PDP)。
為了充分利用背照式 3D 堆疊方法的優勢，專門的技術開發和最佳化至關重要。 對於基於 300 mm 體矽晶圓的技術來說，將頂級晶圓減薄至 3 μm 以下尤其具有挑戰性。 此製程涉及化學和機械蝕刻，最終厚度公差小於3%[9]。 此外，最佳化還可以將蝕刻引起的缺陷減少十倍以上，而蝕刻可能會阻礙 SPAD 的運作。
直接3D連接技術可以實現更小的間距和更好的3D連接品質[10]。 透過進一步的製程增強，這些 3D 連接的影響已被顯著地最小化 [11]。
在第三節中，研究團隊討論背照式 3D 堆疊 SPAD 技術的模擬和表徵結果。
A. TCAD 優化：
B. 測量結果：
在第四節中，研究團隊對他們提出的 SPAD 與其他採用 3D 堆疊 CMOS 技術製造的背照式 SPAD 進行了最先進的比較和討論。
圖 15-18 提供了基於歸一化 DCR、PDP 和抖動參數的比較。 值得注意的是，在先進的 CMOS 技術中，SPAD 通常會因高摻雜濃度產生窄耗竭寬度而面臨顯著的隧道雜訊。
這項比較強調了研究團隊的 SPAD 技術在實現較低 DCR 方面的優勢，並強調了其對先進 CMOS 技術中要求苛刻的應用的適用性。
總之，研究團隊成功推出並全面表徵了世界上首個背照式 3D 堆疊 SPAD，並將其整合到 45 nm CIS 技術中。 這種開創性的探測器與現有技術相比具有顯著的優勢。 透過利用P+/DNW 接面獲得更寬的耗盡區並優化保護環結構和metal-1 光反射器，我們取得了重大改進，包括降低DCR、增強PDP 並具有更寬的光譜覆蓋範圍、改善抖動性能以及增加填充因素。
透過廣泛的TCAD 模擬，研究團隊精心預先優化了SPAD 設計，從而獲得了卓越的性能指標：DCR 為55.4 cps/μm2，600 nm 波長處的峰值PDP 為31.8%，在藍色和近紅外光譜和定時方面均具有極高的靈敏度在室溫下，具有 2.5 V 超額偏壓時，抖動為 107.7 ps FWHM 和 290 ps FW1M。
據研究團隊表示，這種提出的 SPAD 在性能方面超越了先前報告的所有背照式 3D 堆疊 CMOS SPAD。 在不久的將來，我們預計會在需要低雜訊、高效率和精確定時解析度的眾多應用中部署該 SPAD 的大型陣列。
文中利用量測暗計數DCR、崩潰電壓BDV、光子檢測機率、抖動、後脈衝測量等參數，來驗證研究結果。此重要參數，Enlitech所提供的SPD2200均可以協助測量!
Enlitech SPD2200整合了先進的光學和電氣系統，簡化了感測器的測試和分析流程。其使用友好的界面簡化了設置流程，減少了測試結果的不確定性，加快了產品開發週期，提升了競爭力。其小巧的設計便於快速集成到原始製造線中，在SPAD開發過程中降低了研發成本，提高了產量，成為製造商競爭中不可或缺的工具，尤其是在LiDAR專注的SPAD晶片開發中。
Enlitech的SPD2200是開創性的商業級SPD特性分析系統，專注於分析和測試對LiDAR技術重要的SPAD。近期成功賣入全球SPAD前三大晶圓廠之一**。**它提供了光譜和時域特性分析模塊，靈活滿足了dToF模塊開發中多樣的測量需求，可靈活選擇單個模塊或綜合使用以進行全面性的特性分析。可測量的參數包括各種關鍵測量指標：全光譜光譜響應（SR，spectral Responsivity），全光譜量子效率（EQE，External Quantum Efficiency），全光譜光子檢測率（PDP，Photon Detection Probability），暗計數率DCR（Dark Count Rate）和崩潰電壓BDV（Break-Down Voltage）。此外，系統還對SPAD的特徵參數進行了深入分析，包括Jitter、Afterpulsing probability、Diffusion tail和信噪比（SNR），以確保SPAD性能的全面評估。
