클럭 신호

Clock signal

전자, 특히 동기 디지털 회로에서 클럭 신호(역사적으로 로직[1] 비트라고도 함)는 하이와 로우 사이에서 진동하며 디지털 회로의 동작을 조정하기 위해 메트로놈과 같이 사용됩니다.

클럭 신호는 클럭 제너레이터에 의해 생성된다.보다 복잡한 배열이 사용되지만, 가장 일반적인 클럭 신호는 듀티 사이클이 50%인 사각파 형태로, 일반적으로 일정한 주파수를 사용합니다.동기용으로 클럭 신호를 사용하는 회로는 클럭 사이클의 상승 에지, 하강 에지 또는 이중 데이터 레이트의 경우 상승 에지 및 하강 에지 모두에서 활성화될 수 있습니다.

디지털 회로

대부분의 Integrated Circuit(IC; 집적회로)는 회선의 다른 부분을 동기화하기 위해 클럭 신호를 사용하며 최악의 경우 내부 전파 지연보다 느린 속도로 사이클링합니다.예측 가능한 액션을 수행하려면 여러 클럭사이클이 필요할 수 있습니다.IC가 복잡해짐에 따라 모든 회로에 정확하고 동기화된 클럭을 공급하는 문제는 점점 더 어려워지고 있습니다.이러한 복잡한 칩의 두드러진 예는 현대 컴퓨터의 중심 부품인 마이크로프로세서입니다. 마이크로프로세서는 크리스털 오실레이터의 클럭에 의존합니다.유일한 예외는 비동기 CPU 등의 비동기 회선입니다.

클럭 신호는 게이트될 수도 있습니다.즉, 회로의 특정 부분에 대해 클럭 신호를 활성화 또는 비활성화하는 제어 신호와 결합될 수도 있습니다.이 기술은 디지털 회선이 사용되지 않을 때 효과적으로 셧다운하여 전력을 절약하기 위해 자주 사용되지만 타이밍 분석의 복잡성이 증가합니다.

단상 클럭

대부분의 최신 동기 회로는 "단상 클럭"만을 사용합니다. 즉, 모든 클럭 신호는 1개의 와이어로 (효과적으로) 전송됩니다.

2상 클럭

동기 회로에서 "2상 클럭"은 겹치지 않는 펄스를 가진 2개의 와이어에 분산된 클럭 신호를 말합니다.전통적으로 한 와이어는 "상 1" 또는 "상 1"(phi1)이라고 불리며, 다른 와이어는 "상 2" 또는 "상 2" [2][3][4][5]신호를 전달합니다.두 위상이 겹치지 않도록 보장되므로 한 위상의 래치에 대한 입력이 다른 위상의 래치의 출력에만 의존하는 한 에지 트리거 플립 플랍이 아닌 게이트 래치를 사용하여 상태 정보를 저장할 수 있습니다.게이트 래치는 엣지 트리거 플립 플랍을 위해 게이트가 4개인 반면 게이트가 6개인 경우에만 사용되므로 2상 클럭을 사용하면 전체 게이트 카운트는 줄어들지만 일반적으로 설계 난이도 및 성능 면에서 어느 정도 불이익을 받을 수 있습니다.

금속산화물반도체(MOS) IC는 1970년대에 일반적으로 이중 클럭 신호(2상 클럭)를 사용했습니다.이것들은 Motorola 6800 마이크로프로세서와 Intel 8080 마이크로프로세서 [6]양쪽에서 외부에서 생성되었습니다.차세대 마이크로프로세서는 클럭 온 칩을 통합했다.8080은 2MHz 클럭을 사용하지만 처리 스루풋은 1MHz 6800과 비슷합니다.8080에서는 프로세서 명령을 실행하려면 더 많은 클럭 사이클이 필요합니다.6800의 최소 클럭환율은 100kHz, 8080의 최소 클럭환율은 500kHz입니다1976년에는 두 마이크로프로세서의 고속 버전이 출시되었습니다.[7]

6501에는 외부 2상 클럭 제너레이터가 필요합니다.MOS Technology 6502는 내부적으로 동일한 2상 로직을 사용하지만 2상 클럭 제너레이터 온칩을 포함하고 있기 때문에 단상 클럭 입력만 필요하므로 시스템 설계가 단순해집니다.

4상 클럭

일부 초기 집적회로에서는 4상 로직을 사용하기 때문에 4상 클럭 입력은 4개의 독립된 오버랩되지 않는 클럭 [8]신호로 구성됩니다.이는 특히 National Semiconductor IMP-16, Texas Instruments TMS9900 및 DEC LSI-11에 사용된 Western Digital WD16 칩셋과 같은 초기 마이크로프로세서에서 흔히 볼 수 있습니다.

4상 클럭은 DEC WRL MultiTitan 마이크로프로세서 [9]등의 새로운 CMOS 프로세서에서는 거의 사용되지 않습니다.Intentity의 Fast14 테크놀로지에도 대응하고 있습니다.대부분의 최신 마이크로프로세서와 마이크로컨트롤러는 단상시계를 사용합니다.

클럭 승수

주요 기사: 클럭 멀티플라이어

현대의 많은 마이크로컴퓨터는 마이크로프로세서의 적절한 클럭 레이트에 저주파 외부 클럭을 곱하는 "클럭 멀티플라이어"를 사용합니다.이것에 의해, CPU는 컴퓨터의 다른 부분보다 훨씬 높은 주파수로 동작할 수 있기 때문에, CPU가 외부 요소(메모리나 입출력등)를 기다릴 필요가 없는 상황에서는 퍼포먼스가 향상됩니다.

동적 주파수 변경

대부분의 디지털 디바이스는 일정한 주파수의 클럭을 필요로 하지 않습니다.최소 클럭 주기와 최대 클럭 주기가 존중되는 한 클럭에지 간의 시간은 에지마다 크게 다를 수 있습니다.이러한 디지털 디바이스는 확산 스펙트럼 클럭 생성, 동적 주파수 스케일링 등 주파수를 동적으로 변경하는 클럭 제너레이터와 동일하게 작동합니다.스태틱 로직을 사용하는 디바이스에는 최대 클럭 주기(또는 최소 클럭 주파수)도 없습니다.이러한 디바이스는, 속도를 늦추고 무기한으로 일시 정지한 후, 나중에 최대 클럭 속도로 재개할 수 있습니다.

기타 회로

정밀 아날로그-디지털 변환기와 같은 일부 민감한 혼합 신호 회로는 사각파가 아닌 사인파를 클럭 신호로 사용합니다. 사각파는 아날로그 회로를 방해하고 노이즈를 일으킬 수 있는 고주파 고조파를 포함하기 때문입니다.이러한 사인파 클럭은 종종 차동 신호입니다. 왜냐하면 이 유형의 신호는 전압 범위가 동일한 단일 엔드 신호의 슬루 레이트의 두 배, 즉 타이밍 불확실성의 절반을 가지기 때문입니다.차동 신호는 단일 라인보다 덜 강하게 방사됩니다.또는 전원 및 접지선으로 차폐된 단일 라인을 사용할 수 있습니다.

CMOS 회로에서는 게이트 캐패시턴스가 지속적으로 충전 및 방전됩니다.캐패시터는 에너지를 소산하지 않지만 구동 트랜지스터에서 에너지가 낭비됩니다.가역 컴퓨팅에서는 인덕터를 사용하여 이 에너지를 저장하고 에너지 손실을 줄일 수 있지만, 인덕터는 상당히 큰 경향이 있습니다.또는 정현파 클럭, CMOS 전송 게이트 및 에너지 절약 기술을 사용하여 전력 요건을 줄일 [citation needed]수 있다.

분배

클럭 신호를 필요로 하는 칩의 모든 부분에 가장 효과적으로 전달하려면 금속 그리드가 필요합니다.대형 마이크로프로세서에서는 클럭 신호를 구동하는 데 사용되는 전력은 칩 전체가 사용하는 총 전력의 30% 이상이 될 수 있습니다.끝부분에 게이트가 있고 그 사이에 모든 증폭기가 있는 전체 구조물은 [10][11]매 사이클마다 로드 및 언로드해야 합니다.에너지를 절약하기 위해 클럭 게이팅은 트리의 일부를 일시적으로 차단합니다.

클럭 분배 네트워크(또는 이 네트워크가 트리를 형성하는 경우 클럭트리)는 공통 포인트에서 필요한 모든 요소에 클럭 신호를 분배합니다.이 기능은 동기식 시스템의 작동에 필수적이기 때문에 이러한 클럭 신호의 특성과 분배에 사용되는 전기 네트워크에 많은 관심이 집중되어 왔습니다.클럭 신호는 종종 단순한 제어 신호로 간주되지만, 이러한 신호에는 몇 가지 매우 특별한 특성과 속성이 있습니다.

클럭 신호는 일반적으로 가장 큰 팬아웃으로 로드되며 동기 시스템 내의 모든 신호 중 가장 빠른 속도로 작동합니다.데이터 신호는 클럭 신호에 의해 시간 기준과 함께 제공되므로 클럭 파형은 특히 깨끗하고 선명해야 합니다.게다가 이러한 클럭 신호는, 특히 테크놀로지의 스케일링(무어의 법칙 참조)에 의해서 영향을 받습니다.이것은, 회선의 치수가 작아짐에 따라, 긴 글로벌 상호 접속 회선의 저항이 큰폭으로 증가하기 때문입니다.이 회선 저항의 증가는 동기 퍼포먼스에 대한 클럭 분배의 중요성이 높아지는 주요 원인 중 하나입니다.마지막으로 클럭 신호의 도착시간에서의 차이와 불확실성의 제어는 시스템 전체의 최대 성능을 심각하게 제한하고 레지스터 내에 잘못된 데이터 신호가 래치되는 치명적인 레이스 조건을 만들 수 있다.

대부분의 동기 디지털 시스템은 각 레지스터 세트 간의 조합 논리를 가진 순차 레지스터의 계단식 뱅크로 구성됩니다.디지털 시스템의 기능 요건은 논리 단계에 의해 충족됩니다.각 로직 스테이지에서는 타이밍 성능에 영향을 주는 지연이 도입되어 타이밍 해석에 의해 타이밍 요건에 대한 디지털 설계의 타이밍 성능을 평가할 수 있다.타이밍 요건을 충족하기 위해 특별한 고려가 필요한 경우가 많습니다.예를 들어 파이프라인 레지스터를 등간격의 시간창에 신중하게 삽입하여 중대한 최악의 타이밍 제약을 충족시킴으로써 글로벌 퍼포먼스와 로컬 타이밍 요건을 충족할 수 있습니다.클럭 분배 네트워크를 적절히 설계하면 중요한 타이밍 요건을 충족하고 레이스 조건이 발생하지 않도록 할 수 있습니다(클럭스큐도 참조).

일반적인 동기 시스템을 구성하는 지연 컴포넌트는 메모리 스토리지 요소, 로직 요소, 클로킹 회로 및 배전 네트워크라는3개의 개별 서브시스템으로 구성됩니다.

이러한 문제를 개선하고 효과적인 해결책을 제공하기 위해 새로운 구조가 현재 개발되고 있다.중요한 연구 분야로는 공진 클로킹 기술, 온칩 광인터커넥트 및 로컬 동기 방법론이 있습니다.

「 」를 참조해 주세요.

레퍼런스

  1. ^ FM1600B Microcircuit Computer Ferranti Digital Systems (PDF). Bracknell, Berkshire, UK: Ferranti Limited, Digital Systems Department. October 1968 [September 1968]. List DSD 68/6. Archived (PDF) from the original on 2020-05-19. Retrieved 2020-05-19.
  2. ^ 2상 클럭 2007년 11월9일 Wayback Machine에서 아카이브 완료
  3. ^ Two-phase non-overlapping clock generator, Tams-www.informatik.uni-hamburg.de, archived from the original on 2011-12-26, retrieved 2012-01-08
  4. ^ Concepts in Digital Imaging - Two Phase CCD Clocking, Micro.magnet.fsu.edu, retrieved 2012-01-08
  5. ^ Cell cgf104: Two phase non-overlapping clock generator, Hpc.msstate.edu, archived from the original on 2012-02-08, retrieved 2012-01-08
  6. ^ "How to drive a microprocessor". Electronics. New York: McGraw-Hill. 49 (8): 159. April 15, 1976. 모토로라 부품제품부는 쿼츠 발진기를 탑재한 하이브리드 IC를 판매했다.이 IC는 6800 및 8080에 필요한 2상 비오버랩 파형을 생성했습니다.이후 인텔은 8224 클럭 제너레이터를, 모토로라는 MC6875를 생산했다.인텔 8085 및 Motorola 6802는 마이크로프로세서 칩에 이 회로를 탑재하고 있습니다.
  7. ^ "Intel's Higher Speed 8080 μP" (PDF). Microcomputer Digest. Cupertino CA: Microcomputer Associates. 2 (3): 7. September 1975. Archived from the original (PDF) on 2019-01-23. Retrieved 2011-01-24.
  8. ^ Concepts in digital imaging - Four Phase CCD Clocking, Micro.magnet.fsu.edu, retrieved 2012-01-08
  9. ^ Norman P. Jouppi와 Jeffrey Y. F.탕. "고성능 지속과 피크 퍼포먼스의 높은 비율을 가진 20-MIPS 지원 32비트 CMOS 마이크로프로세서"1989년x CiteSeer: 10.1.85.988 페이지.
  10. ^ Anand Lal Shimpi (2008), Intel's Atom Architecture: The Journey Begins
  11. ^ Paul V. Bolotoff (2007), Alpha: The history in facts and comments, archived from the original on 2012-02-18, retrieved 2012-01-03, power consumed by the clock subsystem of EV6 was about 32% of the total core power. To compare, it was about 25% for EV56, about 37% for EV5 and about 40% for EV4.

추가 정보

이고르 마르코프 ACM SIGDAe 뉴스레터의 Eby Friedman 칼럼에서 개작
원문은 https://web.archive.org/web/20100711135550/http에서 구할 수 있습니다.//www.sigda.org/newsletter/2005/eNews_051201.html