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La conception de circuits integres est une tache complexe necessitant une approche hierarchique. Partant d'une description haut-niveau (abstraite) du comportement desire du systeme, le concepteur produit des descriptions plus concretes de celui-ci, dont celle au niveau transferts de registres, dans le but d'obtenir une description des masques necessaire a la fabrication industrielle (microlithographie) du systeme. Des outils de synthese sont necessaires pour raffiner les descriptions du systeme tandis que des outils de verification sont necessaires pour valider ces raffinements.

Nous nous attaquons dans cette these aux problemes de verification et de synthese de haut-niveau, c'est-a-dire aux problemes intrinseques a l'etape de raffinement de la specification du systeme jusqu'au niveau transferts de registres. Cette etape demeure l'une des plus contraignantes du processus de conception. En effet, a partir d'une description au niveau transferts de registres, il existe aujourd'hui plusieurs techniques de verification et de synthese permettant de produire efficacement et correctement une description satisfaisante des masques dy systeme. Par contre, au dessus de ce niveau, plusieurs problemes ne sont pas encore resolus. Des solutions a ceux-ci pour-ront donc ameliorer de beaucoup le processus de conception.

Les methodes de verification et de synthese que nous proposons sont basees sur le modele de machines de a etats etendues; ce modele est adequat pour decrire a un haut niveau d'abstraction le comportement de systemes manipulant des donnees. Pour modeliser ce type de machines, nous avons developpe un formalisme et une representation originale, sous la forme de graphes de decisions binaires etendues, des expressions formelles; cette representation permet de raisonner efficacement et automatiquement sur ces machines dans le but de faire de la verification et de la synthese.

En effet, nous avons elabore une methode de verification basee sur l'analyse d'accessibilite des machines a etats etendues modelisant deux niveaux de description du systeme. La representation proposee des machines permet a la fois de generer efficacement l'espace des etats accessibles et de comparer automatiquement la valeur des sorties des machines. Nous proposons donc une methode generale de verification beaucoup plus automatique que celles basees uniquement sur l'utilisation d'un demonstrateur de theoremes generaux. Notamment, notre methode a permis de verifier automatiquement et efficacement le bon fonctionnement de processeurs microprogrammes devant etre verifies plus ou moins manuellement avec les autres methodes existantes.

Du cote de la synthese, nous avons adapte l'analyse d'accessibilite pour generer du microcode local optimal. Ce difficile probleme d'optimisation est resolu en utilisant, d'une part, une representation originale du comportement du systeme pour engendrer son espace d'etats accessibles, d'autre part, une nouvelle technique d'estimation permettant d'eliminer rapidement des solutions inutiles et, enfin, une strategie existante d'exploration mixte largeur/profondeur. Ce judicieux melange a permis de generer en des temps raisonnables du microcode local optimal pour des problemes realistes et non triviaux.

Par consequent, nous avons etabli une analogie entre l'utilisation de la logique propositionelle, pour decrire les machines a etats finis, et notre formalisme, pour decrire les machines a etats etendues, dans le but de faire de la verification et de la synthese de systemes durant deux etapes distinctes mais necessaires du processus de conception.